模拟CMOS集成电路设计笔记：差动放大器的共模抑制与负载优化

1. 差动放大器的共模抑制原理差动放大器最引以为傲的特性就是它对共模噪声的抑制能力。想象一下你在嘈杂的咖啡厅里和朋友通话差动放大器就像是一副降噪耳机能够有效过滤背景噪音共模信号只保留你们对话的有用信息差模信号。但在实际电路设计中这种理想状态往往会打折扣。1.1 电流源阻抗的影响理想情况下尾电流源应该具有无限大的输出阻抗。但现实中这个阻抗值总是有限的。我做过一个实验用普通电流镜代替理想电流源时CMRR共模抑制比直接从理论上的无限大降到了60dB左右。这就像是用漏水的桶打水总会有些损耗。具体分析时我们可以把非理想电流源等效为一个电阻Rss。当共模信号输入时M1和M2的源极会产生波动这个波动会通过Rss反馈到电路中。计算表明共模增益Acm与Rss成反比Acm ≈ RD / (2Rss 1/gm)所以工程师们常采用共源共栅电流源来提升输出阻抗。我在28nm工艺下测试过普通电流源的输出阻抗约100kΩ而共源共栅结构能达到10MΩ以上CMRR提升了近40dB。1.2 器件失配的灾难性影响比电流源不理想更棘手的是器件失配问题。我曾经遇到过因为版图布局不对称导致两个差分对管的阈值电压相差15mV的情况。这直接造成了输出端出现200mV的共模偏移相当于在输出信号上叠加了一个噪声。失配主要来自三个方面电阻失配即便是同一批次的电阻阻值也会有1-2%的差异MOS管尺寸失配光刻工艺会导致W/L出现微小偏差阈值电压失配掺杂浓度不均匀会引起Vth变化这些失配会导致共模信号被转换成差模信号CM-DM转换其转换系数可以表示为ACM-DM △gm/gm △RD/RD在65nm工艺节点下我测量到的典型CM-DM转换系数在0.5%-2%之间。这意味着1V的共模噪声可能产生5-20mV的差模干扰。2. 提升CMRR的实战技巧2.1 源极负反馈技术在源极加入 degeneration电阻是个简单有效的方法。我在设计一个低噪声放大器时加入200Ω的源极电阻后线性度提升了15dBCMRR也改善了约10dB。原理在于电阻引入了本地负反馈公式如下gm_eff gm / (1 gm*Rs)不过这个技巧需要权衡每增加100Ω的Rs增益就会下降约2dB。我的经验是在电源电压允许的情况下优先使用大尺寸器件增加gm来补偿增益损失。2.2 共模反馈电路对于高精度应用必须采用共模反馈(CMFB)电路。我最近完成的一个ADC项目中加入CMFB后共模抑制比从65dB提升到了85dB。其核心思想是检测输出共模电平与参考电压比较通过反馈网络调整尾电流一个实用的技巧是使用开关电容电路实现CMFB既能保证精度又节省面积。在采样率为100MHz时这种结构的建立时间可以控制在5ns以内。2.3 版图匹配技巧好的电路设计需要配合精心的版图实现。我总结了几条匹配规则叉指结构将大尺寸MOS管拆分成多个finger交叉排列共质心布局使器件重心重合抵消工艺梯度影响虚拟器件在不用的区域放置dummy器件保证边缘一致相同走向所有匹配器件保持相同的栅极方向在40nm工艺下采用这些技巧后我的测试数据显示失配标准差降低了3倍。3. 负载结构的优化设计3.1 电阻负载 vs MOS负载传统电阻负载简单可靠但在现代CMOS工艺中会面临两个问题高精度多晶硅电阻占用面积大1kΩ电阻约需50μm²温度系数较差约500ppm/°C我对比过两种方案在0.18μm工艺下用MOS二极管负载可以节省60%的面积但线性度会下降10dB。折衷方案是采用线性区MOS负载通过偏置电压控制其工作状态M3 drain gate source bulk W2u L0.5u Vbias gate 0 1.2V这种结构在1.8V供电时能实现约5kΩ的等效电阻温度系数控制在200ppm/°C以内。3.2 有源负载的进阶玩法电流镜负载是差分对的经典配置但直接使用会导致输出摆幅受限。我的改进方案是采用宽摆幅电流镜提升输出电压范围在PMOS负载下方串联二极管连接器件使用衬底偏置技术调节Vth在3.3V设计中这种方法使输出摆幅从2.1V提升到了2.8V。小信号增益表达式变为Av gm1*(ro2||ro4)*[1 gmb4*(ro2||ro4)]其中gmb4是衬底跨导这个额外项可以带来20%的增益提升。3.3 吉尔伯特单元的可变增益实现吉尔伯特单元的精妙之处在于它把增益控制转化为电流分配问题。我在设计一个AGC电路时通过调节尾电流实现了40dB的动态范围。关键点在于交叉耦合对管要严格匹配偏置电路需要良好的温度补偿线性度与增益范围需要折衷一个实用的设计公式是Gain IEE*RL / (2*VT)其中VT是热电压约26mV。当IEE从10μA变化到1mA时增益变化范围正好是40dB。4. 实际设计中的权衡艺术4.1 增益与带宽的博弈在宽带放大器设计中我经常要在增益和带宽间做选择。采用cascode结构虽然能提高增益但会牺牲带宽。我的经验法则是每增加一级cascode带宽下降约30%但增益提升约20dB在5GHz的LNA设计中我最终选择了两级共源加一级cascode的折衷方案实测增益38dB带宽4.2GHz。4.2 噪声优化的秘密差分对的噪声主要来自输入对管的沟道热噪声负载电阻的热噪声尾电流源的闪烁噪声我通过以下措施将噪声系数从6dB降到3dB增大输入管尺寸W/L从10/0.5变为50/0.5采用高阻多晶硅负载使用PMOS电流源比NMOS的1/f噪声小噪声优化的代价是功耗增加了3倍这再次印证了模拟电路设计就是不断权衡的过程。4.3 工艺角下的稳健设计在量产芯片中我遇到最头疼的问题是工艺波动。一个在TT corner下完美的设计可能在FF corner完全失效。我的解决方案是蒙特卡洛仿真至少跑1000次在所有corner下保持至少20%的余量加入可调偏置电路比如在bandgap设计中我加入了5-bit的修调电路可以将基准电压变化控制在±1%以内。