TI ADS61xx/B23 EVM评估板：从硬件解析到专业级ADC性能测试实战 1. 项目概述与核心价值对于从事高速数据采集、软件定义无线电或者精密测试测量系统开发的工程师来说选型和评估一颗高性能模数转换器ADC往往是项目成败的第一步。市面上ADC芯片的数据手册虽然详尽但纸上得来终觉浅如何将一颗标称性能优异的芯片在真实的电路板上发挥出其应有的水平才是真正的挑战。信号链的布局、电源的纯净度、时钟的抖动、输入网络的匹配任何一个环节的疏忽都可能导致实测性能与数据手册相去甚远。德州仪器TI的ADS61xx/ADS61B23系列评估模块EVM正是为了解决这一痛点而生。它不仅仅是一块简单的ADC演示板而是一个经过精心设计和验证的完整信号链参考平台。这块板卡集成了ADC本身、前端模拟调理电路包括变压器耦合和运放驱动两种路径、低抖动时钟分配网络、灵活的电源管理以及丰富的数字接口。其核心价值在于它为我们提供了一个“已知是好的”硬件基准。当我们拿到一颗新的ADC芯片时可以先用EVM快速搭建起一个接近数据手册测试条件的评估环境验证芯片的基础性能。这不仅能快速建立对芯片能力的信心更重要的是EVM的电路设计和PCB布局本身就是一份绝佳的硬件设计参考指南。我们可以从中学习到高速、高精度ADC的布局布线要点、去耦策略、阻抗控制以及如何最小化各种噪声耦合从而将这些最佳实践应用到自己的产品设计中。因此深入理解并熟练使用这块EVM对于硬件工程师而言其意义远超简单的功能验证。它是一次从芯片规格到系统实现的深度研学过程。接下来我将结合自己多次使用该EVM进行项目预研和问题调试的经验为你拆解从开箱上电到高级性能评估的全流程并穿插那些数据手册上不会写但实际调试中至关重要的“坑”与技巧。2. EVM硬件架构深度解析拿到EVM板卡第一眼可能会被上面密密麻麻的元器件、跳线和测试点所震撼。别慌我们将其模块化拆解理解每个部分的设计意图就能化繁为简。2.1 电源架构与分区设计EVM的电源设计体现了高速混合信号电路的精髓——隔离与滤波。板卡提供了独立的模拟电源3.3VA和数字电源3.3VD输入接口J13和J11。在默认配置下这两个电源域通过一颗0欧姆电阻R65短接意味着你可以用同一个3.3V电源为整个板卡供电这是最快速的入门方式。重要提示对于追求极限性能的评估尤其是当ADC工作在高采样率、满幅输入信号时强烈建议将这两个电源域分开供电。数字输出缓冲器特别是CMOS输出模式在切换时会产生瞬间的大电流毛刺这些噪声会通过共享的电源路径耦合到敏感的模拟前端和ADC内核恶化信噪比SNR和无杂散动态范围SFDR。分开供电时移除R65并使用两个独立的、低噪声的线性稳压器LDO分别供电。我实测过在125MSPS采样、70MHz输入的情况下分开供电能使SNR改善1-2dB这对于高分辨率ADC来说是非常可观的提升。板卡上还集成了TI的TPS73233 LDOU10用于从5V输入J20产生一个干净的3.3V_AUX电源主要为USB接口电路和时钟驱动器CDCP1803供电。这里有个细节为运放THS4509供电的±5VJ20和J16是独立接口。当使用运放路径且为直流耦合时需要将J20设置为4VJ16设置为-1V这是因为THS4509并非轨到轨运放而ADC的共模电压要求是1.5V这样的供电配置能为运放提供最佳的输出摆幅空间。2.2 模拟输入路径变压器 vs. 运放EVM提供了两条并行的模拟信号路径通过表面贴装跳线JP5和JP6进行选择这是设计的一大亮点。路径一变压器耦合默认路径信号从SMA接口J8输入通过一个Mini-Circuits的TC4-1W宽带变压器T1转换为差分信号再经过一个由R38、R46和C76组成的70MHz低通滤波器最终送入ADC的差分输入引脚。这条路径结构简单带宽宽线性度极好非常适合中高频信号如10MHz以上的评估。变压器提供了天然的共模隔离能有效抑制来自信号源的共模噪声。需要注意的是变压器是交流耦合ADC输入端的直流偏置必须由内部或外部的共模电压VCM提供本板上是通过R41和R42默认不安装从ADC的VCM输出引脚引入。路径二运放驱动THS4509信号从SMA接口J15输入由TI的THS4509全差分放大器进行驱动。该路径提供了10dB的增益并能将单端信号高质量地转换为差分信号特别适合驱动那些需要较低源阻抗的ADC或处理低频、直流耦合信号。跳线JP7用于使能或关断运放。实操心得路径选择与配置陷阱带宽与噪声权衡变压器路径的-3dB带宽由LC滤波器决定默认70MHz。如果你评估的信号频率较低如1MHz这个滤波器的截止频率就显得过高会导致更多的宽带噪声进入ADC从而劣化SNR。此时可以计算并更换C76或R38/R46的值将截止频率降低到信号带宽的2-3倍这是一个非常有效的噪声抑制手段。直流耦合配置若需要使用运放路径进行直流耦合评估操作步骤务必小心。首先需要将耦合电容C75和C77替换为0欧姆电阻并移除偏置电阻R37和R45。其次必须安装0欧姆电阻R21将ADC的VCM1.5V引给运放作为其共模参考。最后严格按照要求设置运放供电为4V/-1V。我曾因漏掉R21导致运放输出共模电压漂移ADC输入超限采集到的数据完全错误。运放兼容性板载THS4509的封装与THS4508、THS4511、THS4513、THS4520等兼容。这意味着你可以根据不同的带宽、压摆率、功耗需求直接更换运放芯片进行评估这为前端驱动电路的设计选型提供了极大的便利。2.3 时钟输入与分配网络时钟是高速ADC的“心脏”其质量直接决定系统性能上限。EVM的时钟输入接口J9同样采用变压器T3 TC1-1T将单端时钟转换为差分信号这是获得低抖动差分时钟的经典做法。更精妙的设计是集成了CDCP1803时钟驱动器U2。这是一个1:3的LVDS扇出缓冲器当你的系统需要用一个时钟源同步多片ADC时它就派上用场了。通过跳线JP2、JP3、JP4可以选择是使用原始的变压器耦合时钟还是经过CDCP1803分配后的时钟。核心警告时钟路径的抖动代价数据手册和用户指南中明确提醒CDCP1803会引入额外的抖动。对于工作在第一奈奎斯特区即输入信号频率 采样率/2的评估其影响或许可以接受。但是一旦你的输入信号频率进入第二或更高奈奎斯特区时钟抖动对SNR的恶化会急剧增加。计算公式为SNR (dBc) -20 * log10(2 * π * fin * tj_rms)。假设输入频率fin200MHz即使只有100fs RMS的额外抖动也会导致SNR下降约0.11dB若抖动达到1ps则下降超过1.1dB。因此在进行高频或高动态范围测试时强烈建议绕过CDCP1803直接使用变压器耦合路径确保JP2、JP3、JP4设置在1-2位置。我曾在评估一个高中频采样系统时因疏忽使用了CDCP1803路径导致SNR比预期低了近3dB排查许久才发现是时钟问题。2.4 数字接口与输出配置ADS61xx/ADS61B23支持并行CMOS和串行LVDS输出模式。EVM通过一个高密度的Samtec连接器J10将所有数字引脚引出。随板附带的转接板Breakout Board将这些信号转换成标准的2.54mm排针方便连接逻辑分析仪或TI的TSW1100采集卡。板载的一系列跳线J1, J2, J3, J4, J6, J7是控制ADC工作模式的核心J3 (ADC控制模式)这是最重要的跳线之一。2-3短接默认为并行模式ADC的配置如增益、数据格式由J1、J4等跳线设置的电压决定。1-2短接为串行模式此时需要通过SPI接口由USB或FPGA控制对内部寄存器进行编程。J1, J4在并行模式下它们通过分压电阻网络设置特定引脚的电平从而选择输出数据格式偏移二进制/二进制补码、输出类型CMOS/LVDS和增益等。J2, J6, J7这三个跳线决定SPI三总线SEN, SDATA, SCLK的控制权归属。默认由板载电压控制EVM Controlled。当你想通过USB或FPGA进行SPI配置时需要将它们全部切换到“USB or FPGA controlled”位置1-2短接。理解这些跳线的功能是灵活使用EVM的基础。例如如果你想使用LVDS输出格式就必须将ADC切换到串行模式J3置1-2然后通过SPI软件将寄存器配置为LVDS模式因为并行模式的跳线无法选择LVDS。3. 上电与快速功能验证在深入性能评估之前进行一次快速的“冒烟测试”至关重要它能确保硬件连接基本正确避免后续复杂调试走弯路。3.1 默认配置快速启动按照用户指南的快速启动流程是最稳妥的第一步供电使用一台稳定的3.3V电源正极接J11数字电源负极接J14地。确保J11和J14之间的短路块在位。上电前用万用表确认电源无短路。跳线检查这是最容易出错的地方。请逐一核对J6短接1-2SDATA由USB/FPGA控制但默认并行模式下此设置仍可接受关键在J3。J2, J3, J7短接2-3这是并行模式的关键设置J3的2-3将RESET引脚拉高使ADC处于并行配置状态。J1根据丝印设置为“Offset Binary, CMOS output”。J4根据丝印设置为“0dB Gain, Int Ref”内部参考电压。J5短接1-2确保ADC上电。信号与时钟连接使用一台性能尚可的信号发生器产生一个-1dBFS即低于满量程1dB的纯净10MHz正弦波通过SMA线连接到J8AIN。务必在信号源输出端串联一个至少30dB的衰减器或使用源端的输出衰减功能以防止意外过载损坏ADC输入。我习惯先设置一个-30dBm的低功率输出确认链路正常后再慢慢增加。使用另一台信号发生器产生一个幅度适中通常0.5-1.5Vpp、频率为ADC采样时钟例如100MHz的正弦波或方波连接到J9CLK。对于初始测试方波更易于逻辑分析仪捕获同步。数字输出捕获将附带的转接板插入J10并使用逻辑分析仪连接转接板上的数字输出和时钟线。逻辑分析仪的探头地线一定要就近接在转接板的地针上。设置逻辑分析仪以采样时钟的速率或更高进行捕获触发模式设为边沿触发使用时钟的上升沿。如果一切正常你应该能在逻辑分析仪上看到规则的、随模拟输入变化的数字码。可以尝试轻微改变输入信号的幅度或频率观察输出码的变化。这一步的目的不是测量性能而是验证“信号进-数字出”这条通路是通的。3.2 SPI控制软件安装与使用当需要改变ADC的默认配置如切换为LVDS模式、启用内部测试模式、调整增益时就需要用到SPI控制软件。安装运行光盘中的setup.exe。务必在连接USB线之前完成软件安装这样系统才能自动识别并安装USB驱动。硬件配置切换要从并行模式切换到SPI控制模式需要更改跳线J3改为短接1-2串行模式。J7改为短接1-2SCLK由USB控制。J6改为短接1-2SDATA由USB控制。J2改为短接1-2SEN由USB控制。同时需要给J20提供5V电源以激活板载的USB接口电路FT245BM。软件操作打开TI ADC SPI Control软件界面如图1所示。在“ADC SPI Protocol”下拉菜单中选择对应的ADS61xx型号。单寄存器读写在“Address Byte(s)”和“Data Byte(s)”字段输入十六进制地址和数据参考芯片数据手册按回车发送。脚本文件对于需要配置多个寄存器的复杂模式使用脚本文件更高效。软件安装目录下提供了示例脚本如ADS6145_LVDS_CourseGain.txt。你可以用文本编辑器仿照其格式编写自己的脚本每行一个“地址 数据”对然后通过“Load Script”按钮加载并执行。常用功能快捷按钮软件界面的“ADS61xx”标签页下提供了一键配置常用功能的按钮如数据格式切换、输出接口选择、增益设置等非常方便。避坑指南SPI通信失败排查如果连接USB后软件无法识别设备或读写失败按以下步骤排查检查5V供电确保J20上有稳定的5V电压这是USB接口芯片工作的前提。确认跳线再次仔细检查J2、J3、J6、J7是否全部设置在1-2位置USB控制。驱动状态在Windows设备管理器中检查是否有未识别的设备或带有感叹号的设备。尝试重新插拔USB线让系统再次搜索驱动。硬件链路用万用表测量USB芯片U14 FT245BM与ADC SPI引脚通过R62 R63 R64之间的0欧姆电阻是否已正确安装默认不装以及相关跳线连接是否导通。4. 连接至FPGA平台进行数据采集逻辑分析仪适合做初步验证和静态测试但要进行动态性能分析如计算SNR、SFDR需要连续采集大量数据并进行FFT运算这就需要借助FPGA平台。4.1 连接TI TSW1100采集卡TSW1100是TI推出的一款便携式数据采集卡通过USB连接电脑配套软件可以实时显示波形和频谱。物理连接将EVM的转接板直接插入TSW1100的J2Channel 2连接器。注意方向TSW1100上的Xilinx FPGA应面向EVM上的ADC。软件支持更新这是关键一步TI会为新的ADC型号更新支持文件。你需要将EVM配套光盘中的TSW1100_Supported_ADCs.txt文件复制并替换掉TSW1100软件安装目录下的同名文件。否则软件可能无法正确识别或配置ADS61xx系列ADC。EVM配置确保EVM配置为CMOS输出模式。TSW1100的输入电容负载可能超过5pF对于长线驱动可能造成信号完整性下降。如果发现数据捕获不稳定可以尝试通过SPI软件提高ADC CMOS输出驱动器的强度在数据手册的寄存器配置中寻找相关位。软件操作打开TSW1100配套软件选择正确的ADC型号、采样率、数据格式。输入信号的频率和幅度应与软件设置匹配。启动采集后软件会自动计算并显示SNR、SFDR、THD等关键指标。4.2 连接TI TSW1200或其他FPGA平台TSW1200是一个更强大的FPGA评估平台其Virtex-4 FPGA可以被重新编程实现定制化的数据处理算法。EVM可以直接插在TSW1200上使用。对于希望用自己开发的FPGA板卡通过SPI控制ADC并采集数据的用户EVM也预留了接口SPI控制权移交你需要将SPI总线的控制权从USB芯片移交给你的FPGA。将J2SEN、J7SCLK、J6SDATA的跳线设置为1-2USB/FPGA控制。关键硬件改动移除电阻R7、R20、R19、R18。然后安装0欧姆电阻R62、R63、R64。这些操作实际上是将SPI信号线从连接USB芯片切换到连接FPGA接口的排针上。将J3跳线设置为1-2串行模式。数字数据采集你的FPGA板卡需要设计一个与EVM上J10Samtec QTH-060-02-F-D-A配套的连接器。数字信号的电平标准CMOS或LVDS需要与ADC的配置和FPGA的Bank电压匹配。对于高速LVDS信号PCB布线必须遵循差分对规则控制阻抗并保持等长。FPGA开发实战经验上电时序确保FPGA的I/O Bank在ADC数字电源稳定之后再上电或完成配置防止倒灌电流损坏ADC输出级。同步与时钟域使用ADC输出的随路时钟CLKOUTP/CLKOUTM来捕获数据是最简单可靠的方式。在FPGA内部用这个时钟直接采样数据总线。如果使用独立的系统时钟则需要设计可靠的时钟数据恢复CDR或同步电路。数据对齐对于并行接口确保所有数据线到FPGA的延迟基本一致。对于LVDS串行接口需要使用FPGA内的ISERDESE或类似资源进行串并转换和位对齐。测试模式善用ADC内部的测试模式如输出锯齿波、正弦波、固定码。在FPGA逻辑调试初期先让ADC输出测试模式可以快速验证你的FPGA采集链路是否正确而无需依赖外部模拟信号源。5. 专业级ADC性能评估方法论快速上手后若要进行严谨的、可复现的、接近数据手册指标的评估就需要搭建一个专业的测试环境并理解背后的原理。5.1 测试信号源与时钟源的选择评估结果的上限往往由你的信号源和时钟源决定。一个糟糕的源会完全掩盖ADC的真实性能。模拟信号源的选择谐波失真HD许多信号发生器在输出高频率、大功率信号时其自身的二次、三次谐波失真可能只有-50dBc到-60dBc。而像ADS6145这样的14位ADC其SFDR在特定条件下可能优于80dBc。如果直接将发生器的输出接到ADC你测到的将是信号源的失真而非ADC的。解决方案是在信号源输出端接入一个高品质的、带通或低通滤波器LC滤波器或腔体滤波器将信号源的谐波抑制到比ADC预期SFDR低至少10dB的水平。例如评估10MHz信号时可以使用一个中心频率10MHz、带宽1MHz的带通滤波器。相位噪声信号源的近载波相位噪声会直接转化为ADC输出频谱的基底噪声恶化SNR。对于高动态范围应用需要选择相位噪声性能优异的模拟信号发生器。宽带噪声可以通过上述的滤波器抑制但近端相位噪声很难滤除。时钟源的选择时钟抖动是限制高速ADC SNR性能的首要因素。其影响公式为SNR_jitter (dB) -20 * log10(2 * π * f_in * t_j_rms)。方波 vs. 正弦波理论上理想的方波包含丰富的高次谐波对ADC内部的时钟缓冲器过零检测有利。但实际上商用方波发生器的抖动通常在ps级别对于12/14位高精度ADC来说过大。因此行业内的标准做法是使用超低相位噪声的正弦波信号作为时钟源依靠ADC内部的高性能时钟缓冲器将其整形成低抖动的方波。相位噪声与抖动转换时钟源的相位噪声指标至关重要。可以通过积分特定偏移频率范围内的相位噪声功率来估算RMS抖动。TI的应用笔记和许多时钟芯片资料都提供了计算方法。净化滤波器在时钟源和ADC之间插入一个高Q值的介质滤波器或晶体滤波器可以显著净化时钟信号降低远端相位噪声从而减少整体抖动。这在评估高中频High-IF采样应用时几乎是必须的。5.2 相干采样设置与FFT分析技巧为了从采集到的时域数据中精确分析频域性能必须采用相干采样以避免频谱泄漏对SNR和SFDR测量造成误差。相干采样原理 其核心是让输入信号频率f_in、采样频率f_s和采集点数N满足以下关系f_in (M / N) * f_s。其中M是一个与N互质的整数通常为奇数或质数。这样在一个采集记录周期内输入信号恰好完成整数个周期做FFT时就不会因为非周期截断而产生频谱泄漏。设置步骤确定基础参数设定你想要的采样率f_s如100 MSPS和计划采集的点数N如8192点。逻辑分析仪或FPGA的捕获深度决定了N。计算基础频率f_fundamental f_s / N。例如100e6 / 8192 ≈ 12207.03 Hz。选择目标频率假设你想评估f_desired 10.1 MHz。计算频率桶M round(f_desired / f_fundamental)。10.1e6 / 12207.03 ≈ 827.3四舍五入到827。验证互质检查827与8192是否互质通常选择奇数即可质数更佳。827是奇数且与8192最大公约数为1满足条件。计算最终频率f_coherent M * f_fundamental 827 * 12207.03 ≈ 10.0952 MHz。设置信号源将你的模拟信号发生器频率精确设置为10.0952 MHz。FFT分析注意事项窗口函数如果无法实现严格的相干采样例如信号源分辨率有限则需要使用窗口函数如汉宁窗、平顶窗来减少泄漏。但窗口函数会加宽主瓣并影响幅值精度和噪声底计算SNR/SFDR时需要根据窗函数进行修正。处理增益对N点数据做FFT其噪声底会因处理增益降低10*log10(N/2)dB。比较SNR时需注意此点或直接使用“SNR in a bin”等归一化指标。直流偏移与谐波分析前应从时域数据中减去均值以消除直流偏移。观察频谱时不仅要看基波和噪声底还要仔细检查2次、3次谐波以及奈奎斯特频率镜像等位置以准确计算SFDR和THD。6. PCB布局与硬件设计要点解析EVM本身就是一个绝佳的硬件设计范例。仔细研究其PCB布局图2至图6和原理图图7至图12可以学到很多实战经验。6.1 电源去耦与平面分割分层策略EVM采用4层板设计。通常的堆叠是顶层信号/元件、内电层1地、内电层2电源、底层信号。这种结构为高速信号提供了完整的回流平面。去耦电容布局观察原理图和布局图可以看到每个电源引脚附近都放置了多种容值的去耦电容。例如ADC的AVDD模拟电源和DRVDD数字输出驱动电源引脚附近都有10μF的钽电容大容量储能、1μF和0.1μF的陶瓷电容中频去耦。最关键的是那些0.1μF和更小容值的电容必须尽可能靠近芯片的电源引脚放置以最小化寄生电感提供高频噪声的低阻抗通路。EVM上这些电容的摆放位置值得仔细揣摩。地平面与分割EVM采用了分割地平面的设计见Figure 4 Ground Plane 1将模拟地AGND和数字地DGND在物理上分开只在一点通常是通过磁珠或0欧姆电阻连接以防止数字噪声污染敏感的模拟电路。对于新手这是一个需要谨慎对待的设计。不当的分割会破坏高频信号的返回路径导致更严重的EMI问题。更现代、更推荐的做法是使用统一的、完整的地平面通过精心的元件布局和电源分割来实现隔离。EVM提供了两种方式的参考需要根据自己系统的噪声情况和信号速度来决定。6.2 高速信号布线差分对控制ADC的模拟输入INP/INM、时钟输入CLKP/CLKM以及LVDS输出对都是差分信号。在布局中必须确保差分对的两条线等长、等距、对称。EVM上这些差分对的走线非常规整长度匹配做得很好。差分阻抗通常控制在100欧姆LVDS或50-200欧姆取决于ADC输入结构。数字输出线的端接对于CMOS并行输出如果走线较长比如连接FPGA需要在接收端FPGA考虑并联端接以防止反射。EVM本身没有做端接因为它假设通过短电缆连接转接板或逻辑分析仪。在你的设计中如果传输距离超过几厘米必须评估信号完整性必要时添加串联或并联端接电阻。参考电压VREF滤波ADC的内部参考电压引脚VREF是模拟性能的基石。原理图中该引脚通过一个RC网络R30和C80进行低通滤波以抑制噪声。这个滤波器的截止频率需要仔细计算既要滤除噪声又不能影响参考电压的建立速度。6.3 物料选型BOM启示查看EVM的物料清单BOM表5可以获得很多元件选型的启发电容高频去耦一律使用高质量的NPO/X7R陶瓷电容如Panasonic的ECJ系列。储能使用钽电容Kemet的T491系列或高分子聚合物电容。注意电压降额使用。电阻信号路径上的电阻如输入端匹配电阻R38、R46、R47使用1%精度的薄膜电阻如Panasonic的ERJ系列以保证差分对的平衡。变压器/磁珠射频变压器选用Mini-Circuits的TC系列性能有保障。电源路径上的磁珠L1-L3, L8, L9用于隔离不同电源域之间的高频噪声。连接器高速数字接口选用Samtec的高密度、高性能连接器确保信号完整性。研究EVM的硬件设计不应只是照搬而是要理解每个元件、每条走线背后的设计考量。当你开始设计自己的ADC电路时这份EVM的文档和实物就是最好的老师。从供电、模拟前端、时钟到数字接口它展示了一套经过验证的完整解决方案。结合数据手册中的“布局指南”章节反复对比思考你的设计成功率将会大大提高。