FPGA课程大作业：用VHDL在Quartus II里实现一个带紧急模式的交通灯（附完整代码）

FPGA实战VHDL实现带紧急模式的智能交通灯系统第一次接触FPGA课程大作业时我被交通灯控制系统的设计要求难住了——不仅要实现常规的红绿灯切换还要处理紧急车辆通行时的特殊状态。更棘手的是需要让数码管在正常模式下显示倒计时在紧急模式下实现警示闪烁。经过反复调试和三个版本的迭代终于用VHDL在Quartus II上完美实现了这个系统。本文将分享从零开始构建这个项目的完整过程包括那些教科书上不会告诉你的实战技巧。1. 系统架构设计与核心逻辑交通灯控制系统的核心在于状态管理和时序控制。我们需要处理两组信号灯东西向和南北向的周期切换同时响应可能随时触发的紧急信号。整个设计采用多进程架构每个进程专注处理特定功能。1.1 实体(Entity)定义首先定义系统的输入输出接口这是整个设计的外壳entity traffic_light is port( clk : in std_logic; -- 50MHz主时钟 special : in bit; -- 紧急模式触发信号 -- 数码管控制信号 l1, l2 : out std_logic_vector(1 downto 0); -- 位选 display_1, display_2 : out std_logic_vector(6 downto 0); -- 段选 -- 交通灯控制信号 (RGB格式) out_1, out_2 : out std_logic_vector(2 downto 0) ); end traffic_light;关键设计决策使用std_logic_vector(2 downto 0)表示三色灯每位对应红(R)、绿(G)、黄(Y)数码管采用动态扫描方式通过快速切换位选实现两位显示紧急信号special采用bit类型简化逻辑判断1.2 有限状态机设计交通灯的状态转换是本项目的核心逻辑。我们定义三种状态type FSM is (GREEN, YELLOW, RED); -- 交通灯状态枚举 signal LED_1, LED_2 : FSM; -- 两组信号灯状态典型的状态转换周期为50秒分配如下状态组合持续时间东西向南北向东西绿灯/南北红灯20秒GREENRED东西黄灯/南北红灯5秒YELLOWRED东西红灯/南北绿灯20秒REDGREEN东西红灯/南北黄灯5秒REDYELLOW提示实际城市交通灯的时长分配需要考虑车流量数据本设计采用教学常用的固定时长方案。2. 关键模块实现细节2.1 时钟分频与计时控制FPGA板载时钟通常为50MHz而交通灯需要秒级计时。我们通过分频计数器实现-- 分频进程 reg: process(clk, special) variable clk1 : integer range 0 to 9999; -- 初级分频 variable clk2 : integer range 0 to 4999; -- 次级分频 begin if rising_edge(clk) then if clk1 9999 then clk1 : 0; if clk2 4999 then clk2 : 0; if special 0 then -- 正常模式才计时 change not change; -- 用于数码管闪烁 if counter 49 then counter 0; else counter counter 1; end if; end if; else clk2 : clk2 1; end if; else clk1 : clk1 1; end if; end if; end process;调试经验分频系数需要根据实际时钟频率调整counter信号要明确范围signal counter : integer range 0 to 49紧急模式下冻结计数器是关键功能点2.2 交通灯状态控制状态转换逻辑集中在com进程中根据计时器counter的值决定当前状态com: process(counter, special) begin if special 1 then -- 紧急模式处理 out_1 100; -- 东西向红灯 out_2 100; -- 南北向红灯 else -- 正常状态转换逻辑 if counter 20 then LED_1 GREEN; smg_1 20 - counter; LED_2 RED; smg_2 25 - counter; elsif counter 25 then LED_1 YELLOW; smg_1 25 - counter; LED_2 RED; smg_2 25 - counter; -- 其他状态分支... end if; -- 输出当前状态对应的灯信号 case LED_1 is when GREEN out_1 010; when YELLOW out_1 001; when RED out_1 100; end case; -- 南北向状态输出类似... end if; end process;2.3 数码管动态显示数码管显示是本项目的难点之一需要解决两个问题正常模式下的倒计时显示紧急模式下的闪烁警示smg: process(clk, change, special) variable digit_pos : bit; -- 位选控制 variable digit_val : integer range 0 to 10; -- 显示值 begin if rising_edge(clk) then digit_pos : not digit_pos; -- 切换位选 -- 东西向数码管处理 if digit_pos 0 then l1 01; -- 选择个位 digit_val : smg_1 rem 10; -- 取个位数 else l1 10; -- 选择十位 digit_val : smg_1 mod 10; -- 取十位数 -- 十位为0时不显示 if digit_val 0 then digit_val : 10; end if; end if; -- 紧急模式闪烁处理 if special 1 and change 1 then digit_val : 10; -- 不显示任何数字 end if; -- 七段译码 case digit_val is when 0 display_1 0111111; when 1 display_1 0000110; -- 其他数字编码... when others display_1 0000000; -- 全灭 end case; -- 南北向数码管处理类似... end if; end process;关键技巧动态扫描频率要足够高(60Hz)才能避免闪烁感使用rem(取余)和mod(取模)分别获取个位和十位数字紧急模式下利用change信号实现1Hz闪烁效果3. Quartus II开发实战3.1 工程创建与配置新建Quartus II工程选择正确的FPGA器件型号添加VHDL文件时注意实体名称必须与文件名一致检查编译器版本设置引脚分配要点时钟信号连接到专用时钟引脚数码管和LED信号根据开发板原理图分配3.2 常见编译错误解决在开发过程中我遇到了以下典型错误及解决方法错误类型示例解决方法语法错误missing ;检查所有语句结束符类型不匹配cant match integer with std_logic使用类型转换函数范围越界value 50 is out of range 0 to 49检查所有计数器范围敏感信号遗漏process should contain clk检查进程敏感列表注意Quartus的报错信息有时不够明确可以尝试注释部分代码定位问题。3.3 仿真技巧为了验证设计功能我建立了以下测试场景正常模式测试设置special 0观察50秒完整周期内状态转换检查数码管倒计时是否正确紧急模式测试在任意时刻设置special 1验证所有灯变红检查数码管是否以1Hz频率闪烁-- 测试脚本片段 process begin special 0; wait for 15 sec; -- 触发紧急模式 special 1; wait for 5 sec; special 0; wait; end process;仿真优化技巧修改分频系数缩短仿真时间使用Signal Tap Logic Analyzer进行板上调试对关键信号添加注释提高可读性4. 进阶优化与扩展思路完成基本功能后可以考虑以下增强功能4.1 代码重构建议提取公共逻辑为函数function digit_decode(num : integer) return std_logic_vector is begin case num is when 0 return 0111111; -- 其他数字... end case; end function;使用元件例化实现模块化设计4.2 功能扩展方向增加夜间模式黄灯闪烁实现可配置的计时参数添加传感器输入车辆检测设计上位机配置界面4.3 性能优化技巧时序约束create_clock -name clk -period 20 [get_ports clk]流水线设计提高数码管刷新率状态编码优化减少逻辑资源占用在最终实现中我将数码管显示逻辑优化为当十位为0时不显示更符合实际交通灯的显示习惯。这只需要在原有代码中添加一个条件判断if digit_pos 1 and digit_val 0 then digit_val : 10; -- 不显示 end if;经过三周的开发和调试这个交通灯控制系统最终在课程答辩中获得了满分。最大的收获不是最终的代码而是解决问题的过程——从最初看到需求时的茫然到逐步拆解问题最终形成一个优雅的解决方案。这或许就是FPGA设计的魅力所在。