【芯片测试】：自定义波形与条件波形

第四篇进阶篇上—— 用户自定义波形与条件波形系列《VCDSTIL 实战从仿真波形到 ATE 测试向量》第 4 篇共 5 篇前言前三篇介绍的都是 VCDSTIL 的自动提取模式工具从 VCD 中识别所有波形如实地将它们翻译成 STIL。在理想情况下这已经足够用。但现实世界中自动提取往往不是终点而是起点。主要原因有两个问题一异步信号产生海量波形当 VCD 文件来自纯事件驱动的异步仿真时同一根信号线在不同周期内可能在不同的时间点发生跳变导致自动提取产生数十甚至数百个相似但不完全相同的波形。这些波形在 ATE 上是无法直接使用的——ATE 要求每个引脚的波形数量有限且时间点固定。问题二需要精确控制驱动/采样时机工程师往往对信号应该在周期内哪个时刻被驱动或输出应该在何时被采样有明确的设计意图。自动提取无法理解这种意图它只是忠实记录 VCD 中发生的事情。本篇介绍两种解决方案用户自定义波形User-defined Waveforms强制指定波形替代自动提取结果条件波形Conditional Waveforms基于信号状态动态选择波形第一部分用户自定义波形核心概念true条件 vswaveform条件理解自定义波形的关键是区分 timing.csv 中Condition列的两种取值Condition 值含义使用场景waveform将该波形与 VCD 事件比对匹配则使用自动提取模式默认true无条件使用该波形不比对 VCD用户强制指定模式将 Condition 设为true的波形称为“强制波形Forced Waveform”。场景描述假设我们有如下两个需求CLK0无论 VCD 中的实际波形如何总是在 0 ns 拉低、在 200 ns 拉高D0输入周期时在 150 ns 驱动数据输出周期时在 250 ns 采样数据修改 timing.csv打开timing.csv或创建新的timing_forced.csv针对上述需求做如下修改CLK0 的修改将原来的 CLK0 行自动提取Condition 为waveform替换为PinWFCWaveformConditionCLK0D0ns:D; 200ns:Utrue这里只定义了一个波形单行Condition true意味着无论这个周期内 VCD 的 CLK0 实际波形是什么都强制使用这个波形之前自动提取的结果是0ns:D; 150ns:U现在我们将拉高时间从 150 ns 改为 200 nsD0 的修改D0 需要定义两个强制波形分别处理输入和输出两种情况PinWFCWaveformConditionD0150ns:FtrueD0250ns:Rtrue这里出现了两个特殊的事件符号F和R需要重点理解。特殊事件符号详解VCDSTIL 定义了三个特殊的波形事件符号专门用于自定义波形中F——驱动占位符Force Placeholder150ns:FF是一个万能输入驱动符表示在 150 ns 时从 VCD 中取出该信号在此周期的实际逻辑值并用于驱动。关键特性F只接受输入状态0、1 等驱动态不接受输出状态L、H 等比较态因为不同周期的实际值可能不同D0 可能是高也可能是低VCDSTIL 会为每种可能的值自动生成一个对应波形由于波形是动态生成的不能手动指定 WFCWFC 列必须留空工具自动分配生成结果工具会自动展开F为多个实际波形D0 { D { 150ns D; } U { 150ns U; } }R——采样占位符Read Placeholder250ns:RR是一个万能输出采样符表示在 250 ns 时采样该信号的值并与期望值进行比较。关键特性R只接受输出状态L、H、T 等比较态不接受输入状态同样工具会自动展开为多个采样波形生成结果D0 { L { 250ns L; } T { 250ns T; } H { 250ns H; } }S——通用占位符State Placeholder若某个引脚在同一波形中既可能是驱动也可能是采样可以使用S它同时接受输入和输出状态。三种符号对比符号接受状态典型使用场景F仅输入态驱动输入引脚或双向引脚的输入周期R仅输出态采样输出引脚或双向引脚的输出周期S输入态 输出态需要同时处理两种情况的引脚执行转换并验证结果修改完成后用新的 Setup 文件运行 VCDSTILVCDSTIL-setupsetup_forced.pysetup_forced.py内容与setup_timing.py相同仅timing_file指向修改后的文件查看生成的 STIL验证结果符合预期CLK0 { D { 0ns D; 200ns U; } ← 拉高时间从 150ns 变为了 200ns ✓ } D0 { D { 150ns D; } ← 输入周期150ns 驱动低 U { 150ns U; } ← 输入周期150ns 驱动高 L { 250ns L; } ← 输出周期250ns 采样低 T { 250ns T; } ← 输出周期250ns 采样高阻 H { 250ns H; } ← 输出周期250ns 采样高 }第二部分条件波形为什么需要条件波形强制波形true的粒度是整个信号的所有周期——一旦设置对该信号的每一个周期都生效。但有时我们需要更细的控制“当某个信号处于特定状态时使用 A 波形否则使用 B 波形。”这正是条件波形的用途。条件波形通过在Condition列中填写一个布尔表达式让 VCDSTIL 在每个周期开始时动态评估并选择对应波形。场景描述在 CLK0 和 D0 的基础上沿用timing_forced.csv的配置对D1新增如下需求输入周期在 150 ns 驱动数据输出周期在 250 ns 采样数据特殊情况当 CLK2 在周期起点为高电平时关闭驱动输出高阻 Z不驱动也不采样条件语法条件表达式的格式为信号名 值 (时间点)常用示例CLK2D(t0) # CLK2 在周期起点t0为低电平Drive Low CLK2U(t0) # CLK2 在周期起点t0为高电平Drive Up CLK2D(t05ns) # CLK2 在周期起点后 5 ns 为低电平其中t0代表当前周期的起始时间点相对时间 0 ns可以加偏移量如t05ns对于有延迟要求的采样场景很有用多个条件可以用 AND/OR 组合CLK2D(t0) AND RD_U(t0)修改 timing.csv在timing_forced.csv的基础上新增 D1 的三行定义创建timing_cond.csvPinWFCWaveformConditionD1150ns:FCLK2D(t0)D10ns:ZCLK2U(t0)D1250ns:R;true逐行解析第 17 行输入驱动PinD1, Waveform150ns:F, ConditionCLK2D(t0)当 CLK2 在周期起点为低D时D1 在 150 ns 处驱动实际数据值通过F占位符。第 18 行驱动关闭PinD1, Waveform0ns:Z, ConditionCLK2U(t0)当 CLK2 在周期起点为高U时D1 立即0 ns进入高阻态Z驱动关闭。第 19 行输出采样PinD1, Waveform250ns:R;, Conditiontrue在所有输出周期在 250 ns 采样 D1 的值。true条件确保这一行覆盖所有输出周期。条件评估顺序VCDSTIL 按行顺序评估条件使用第一个条件为真的波形。因此true条件的行应永远放在最后作为默认项与switch-case中的default类似。执行转换并验证结果VCDSTIL-setupsetup_cond.py查看 STILD1 的波形定义如下D1 { Z { 0ns Z; } ← CLK2 为高时立即高阻 D { 150ns D; } ← CLK2 为低时150ns 驱动低 U { 150ns U; } ← CLK2 为低时150ns 驱动高 H { 250ns H; } ← 输出周期250ns 采样高 T { 250ns T; } ← 输出周期250ns 采样 }在 Pattern 向量中可以看到 D1 的波形随 CLK2 状态动态切换V { CLK2D; ... D1D; ... } ← CLK2 低D1 在150ns驱动 V { CLK2U; D1Z; ... } ← CLK2 高D1 高阻 V { CLK2D; ... D1D; ... } ← CLK2 低继续驱动两种波形类型总结类型Condition 值适用场景主要特点自动波形waveform默认自动提取严格匹配 VCD无需手动干预强制波形true需要统一替换波形对该信号所有周期生效不比对 VCD条件波形信号值(时间)需要按周期动态选择最灵活支持 AND/OR 组合小结本篇介绍了两种突破自动提取限制的高级特性用户自定义波形将 Condition 改为true工具会无条件使用你定义的波形使用F仅输入、R仅输出、S两者三种特殊符号作为数据占位符使用F或R时WFC 列必须留空由工具自动生成条件波形条件语法信号值(时间点)可用 AND/OR 组合t0表示周期起点支持t0Xns偏移条件按行顺序评估第一个为真的波形生效true条件行作为最后的默认项下一篇本系列最后一篇将介绍另一种完全不同的时序方法——基于时钟的时序提取Clock-Based Timing它可以为时钟同步信号生成极为整洁的单一波形。上一篇第三篇CLI 实操篇 —— 用命令行实现自动化流程下一篇第五篇进阶篇下—— 基于时钟的时序提取