【紫光HiYou开源入门轻量级PCIE开发板PG2L25G】实验例程8-PCIE 通信测试

在FPGA技术于5G、AI及低空经济等新兴领域持续“破圈”、国产替代加速的宏大背景下小眼睛科技联合紫光同创及电子发烧友共同发起了“拥抱开源——一起来做FPGA开发板”的项目。历时半年集结了100多位来自各行各业的工程师智慧我们成功打造了这款凝聚集体心血的紫光HiYou开源开发板OPHW-25H。这款基于国产紫光同创Logos-2系列芯片的开发板不仅是千元内入门级产品中唯一配备PCIe接口的轻量级利器更实现了从硬件设计到底层代码的全方位开源旨在为广大开发者提供一个高性价比、高扩展性的国产FPGA学习与验证平台共同点燃技术创新的火花。详情见技术论坛https//www.szlogicmatrix.com/1.实验简介实验目的完成PCIE通信测试。实验环境Window11PDS2022.2硬件环境OPHW-25开发板2.实验原理OPHW-25集成内置了线速率高达6.6Gbps 高速串行接口模块即HSSTLP。OPHW-25开发板提供一个PCIe x2 接口PCIE卡的外形尺寸符合标准PCIe 卡电气规范要求可直接在普通PC 的x2 PCIe插槽上使用。3.PCIE 简介PCIE IP符合PCI Express® Base Specification Revision 2.1[8]协议和PHY Interface for thePCI ExpressTM Architecture Version 2.00[12]数据通路扩展为32 bits协议。4.工程说明4.1. 安装 PCIE IP 核PDS安装后需手动添加PCIE IP请按以下步骤完成PCIE IP文件6_IP_setup_packet\ips2l_pcie_gen2_v1_2c.iar图 14.4-1IP安装步骤请查看 工具使用篇\03_IP核安装与查看用户指南图 14.4-24.2. PCIE 参考设计例程打开PDS软件新建工程pcie_test点开如下图标打开IP Compiler图 14.4-3图 14.4-4选择PCIE IP取名然后点击Customize在PCIE设置界面中根据开发板配置lane数可选择X2配置参考时钟可参考下图图 14.4-5需要注意的是需要勾选上Enable Lane Reversal否则会导致PCIE实验失败。图 14.4-6其他设置可保持默认点击Generate生成PCIE IP。关闭本工程按此路径打开Example工程Xxxxx\pcie_test\ipcore\pcie_test\pnr\example_design主要:xxxx是自己电脑的路径后面的pcie_test及其后面的路径是固定的。图 14.4-7按照开发板管脚修改相关管脚约束图 14.4-8注意像txp[0]txp[1]rxp[0]rxp[1]等差分信号都不需要约束。其中txd和rxd是串口。可按以下方式查看IP核的用户指南了解Example模块组成图 14.4-94.5.实验现象将程序固化到flash内把开发板插入电脑PCIE卡槽开机。打开设备管理器可识别到PCIE设备。