ADC——ADC7606B驱动设计-1

声明文中关于ADC7606B芯片功能和时序的图片来源于ADI官网https://www.analog.com/cn/products/ad7606b.html一、ADC7606B芯片简介ADC7606B芯片是ADI公司的8通道、16bit、采样率达800 kSPS的模数转换芯片。该芯片支持单端模拟信号输入和双极性模拟信号输入双极性信号模拟输入范围支持±10V、±5V和±2.5V可选。ADC7606B芯片与ADC7606芯片Pin to Pin兼容但ADC7606采样率为200 kSPS相对而言ADC7606B采样率更高。图1 ADC7606B芯片功能框图ADC7606B支持灵活的数字滤波以及过采样功能本内容仅介绍奈奎斯特采样功能。同时ADC7606B支持并行读取和串行读取两种模式本内容仅介绍并行读取模式。表1 ADC7606系列芯片对比二、ADC7606B管脚说明ADC7606B芯片管脚包含电源、GND、模拟输入、数字输出、数字控制等信号本文仅介绍和FPGA代码开发相关的信号对电源、GND等信号不进行描述。表2 ADC7606B芯片管脚说明注1表中DI表示数字输入信号DO表示数字输出信号AI表示模拟输入信号三、ADC7606B时序说明ADC7606B芯片的正常工作需要满足相应的时序。该芯片所需要满足的通用时序如下图2所示。图2 ADC7606B芯片通用时序图从ADC7606B的通用时序图可以看出该芯片从上电启动到完成模数转换的完整过程包括5个阶段各阶段详细介绍如下a.电源供电阶段硬件板卡模拟电源AVCC和数字供电VDRIVE上电完成经过tPOWER-UP进入到复位阶段;b.复位阶段复位阶段存在两种模式根据复位脉冲信号高电平持续时间分为全局复位和局部复位。局部复位要求高电平持续时间在55ns~2us之间在RESET信号释放50ns之后器件进入工作状态并可以发起采样。全局复位要求高点持续时间至少为3us在RESET信号释放253us之后器件进入工作状态并可以发起采样;c.发起采样阶段CONVST信号的上升沿代表发起一次采样此时芯片的8个输入通道的模拟信号被同时采样;d.模数转换阶段BUSY信号为1时指示当前采样正在进行中模数转换需要一个过程。BUSY信号的下降沿指示当前采样完成。同时BUSY信号的下降沿意味着下一个采样阶段的开启;e.数据读取阶段当BUSY信号下降沿产生之后可以通过串行或并行接口对新采样的数据进行读取至此完成一次完整的采样。注意在BUSY信号的高电平期间读取的数据是上一次采样的数据而不是最新采样的数据;针对AD7606B芯片通用时序图中所出现的时序参数详细介绍如下表3所示。表3 ADC7606B芯片通用时序参数说明注1表中时序参数值来源于芯片手册具体以英文手册为准注2在上电后的第一次tDEVICE_SETUP这段时间取决于上电时间 tPOWER_UP。tPOWER_UP 越短设备设置时间 tDEVICE_SETUP 越长其中需要满足tPOWER_UP tDEVICE_SETUP 2s的关系ADC7606B芯片并行读取模式下所需要满足的并行读取时序如下图3所示。图3 并行读取模式时序图CS#和RD#信号独立从并行读取模式时序图可以看出该芯片利用并行接口读取数据的完整过程a.片选信号CS#拉低CS#信号为高时数据总线DBx处于高组态状态CS#信号为低时总线从高阻态释放此时数据线上的数据有效b.读取信号RD#拉低当CS#信号拉低tS_CS_RD时间之后第1次拉低RD#信号读取通道1的转换数据tS_CS_RD的最小值为0ns意味着RD#可以和CS#同时拉低。FRSTDATA信号指示第1通道的数据有效。在保证RD#信号高低电平持续时间最小值10ns的基础上依次产生第2~第8个RD#信号的下降沿以输出第2到第8个通道的转换数据c.片选信号CS#拉高在完整产生8个RD#信号下降沿之后拉高CS#信号完成当前采样的同时为下一次采样进行准备针对并行读取模式时序图中所出现的时序参数详细介绍如下表4所示。表4 并行读取模式时序参数说明注1表中时序参数值来源于芯片手册具体以英文手册为准关于ADC7606B并行读取模式的时序参数已介绍完毕芯片Verilog驱动代码应严格按照芯片手册的时序进行编写。具体Verilog驱动代码实现、仿真以及上板实测部分见下篇内容《ADC——ADC7606B驱动设计-2》。