1. 项目概述与核心价值在当今高性能计算和移动SoC领域片上缓存Cache的容量和能效正成为制约系统性能的瓶颈。传统的静态随机存取存储器SRAM虽然速度快但其“六晶体管”6T结构导致单元面积大、静态泄漏功耗高尤其是在先进工艺节点下这个问题愈发突出。为了在有限的芯片面积内塞入更大的缓存同时控制功耗业界一直在寻找SRAM的替代方案。自旋转移矩磁随机存取存储器STT-RAM和阻变随机存取存储器RRAM等新兴非易失性存储器NVM一度被视为希望但它们通常需要较大的写入电流导致写入能耗和延迟较高。铁电场效应晶体管FeFET技术的出现为这个困局带来了新的曙光。FeFET-RAM一种基于FeFET的非易失性存储器它巧妙地将铁电材料的极化状态作为存储信息逻辑“0”或“1”的载体。其核心魅力在于它结合了传统MOSFET的电压驱动开关特性和非易失性存储的优点。这意味着FeFET-RAM有望实现类似SRAM的快速读取和低操作电压同时具备NVM的零静态功耗和高密度潜力写入能耗也远低于STT-RAM和RRAM。因此它被视为构建下一代高能效、大容量最后一级缓存LLC的极具竞争力的候选者。然而通往实用化的道路并非一帆风顺。为了实现最高的存储密度最理想的结构是每个存储单元只使用一个FeFET即1-FeFET单元。但这种极简设计也带来了严峻挑战由于没有独立的访问晶体管Access Transistor进行隔离在对阵列中某个单元进行写入操作时施加在字线WL和位线BL上的高压可能会“干扰”到同一行或同一列上本不应被操作的单元导致其存储的数据被意外改变这就是所谓的“写入干扰”Write Disturb问题。此外不当的体Body电位偏置还会引发巨大的泄漏电流抵消其低功耗的优势。本文要深入探讨的正是这篇IEEE论文中提出的创新解决方案一种针对1-FeFET阵列的列式体连接Columnwise Body Connection技术及其配套的写入方案。这项工作的价值在于它不仅仅在器件层面展示了FeFET的优越性更在电路和阵列架构层面系统性地解决了阻碍1-FeFET-RAM走向实用的关键障碍——写入干扰和高泄漏电流。通过实验测量与仿真模拟相结合的方法论文验证了该方案的有效性并将1-FeFET-RAM与SRAM、STT-RAM、RRAM以及更复杂的多晶体管FeFET方案进行了全面的性能对比。结果显示优化后的1-FeFET阵列在面积、读取延迟和静态功耗上对SRAM实现了数量级的超越同时在写入能耗上大幅优于其他NVM技术。对于芯片架构师、电路设计者和存储器研究人员而言理解这项技术如何从原理上克服干扰、如何在架构上实现优化以及其真实的性能边界在哪里是评估其应用前景和进行后续设计的基础。2. FeFET-RAM核心技术原理与挑战拆解要理解论文中的创新点我们必须先深入FeFET-RAM特别是1-FeFET单元的工作原理和固有挑战。2.1 FeFET器件如何用电压“冻结”数据FeFET的结构可以简单理解为一个标准的MOSFET但其栅极叠层中插入了一层铁电Ferroelectric FE材料通常是掺杂的HfO₂。这层铁电材料具有自发极化特性其极化方向可以通过施加超过其矫顽电场的外部电压来翻转。存储原理当在FeFET的栅极施加一个足够大的正电压脉冲时铁电层的极化方向被设置为一种状态例如向下这会导致器件整体的阈值电压V_TH降低处于“低V_TH”状态对应逻辑“1”。当施加一个足够大的负电压脉冲时极化方向翻转例如向上导致V_TH升高处于“高V_TH”状态对应逻辑“0”。一旦电压移除铁电材料的极化状态会保持下来从而实现非易失性存储。这个“高V_TH”和“低V_TH”之间的差值被称为存储窗口Memory Window MWMW的宽度直接决定了读取时区分“0”和“1”的难易程度即读取裕度。操作机制写入WRITE需要较高的电压例如±4V和一定的脉冲宽度例如500ns来可靠地翻转铁电极化。读取READ与读取MOSFET类似在栅极施加一个位于存储窗口中间的电压例如0.8V然后检测源漏极之间的电流。由于“1”和“0”状态对应的V_TH不同在相同读取电压下导通电流I_ON和关断电流I_OFF会有显著差异典型的I_ON/I_OFF比率可达10^4量级这为可靠传感提供了基础。2.2 1-FeFET存储单元极简设计的双刃剑一个1-FeFET存储单元的结构极其简单一个FeFET晶体管。其栅极同时作为写入位线BL_W和读取字线WL。其源极S和体B连接在一起接到源线SL。漏极D则连接到读取位线BL_R。这种设计将读写路径分离是其在读取速度和密度上具备优势的根源。然而这种极简设计在组成阵列时暴露了致命弱点。在一个典型的AND型或NOR型阵列中同一行所有单元的栅极WL/BL_W是连接在一起的同一列所有单元的源线SL也是连接在一起的。当我们需要对阵列中某一个目标单元进行写入时问题就来了写入干扰Write Disturb为了写入目标单元我们必须在目标单元的WL上施加全幅写入电压如4V写“1”。但同一行上其他非目标单元的WL也被施加了同样的高电压。对于这些非目标单元虽然其SL可能被偏置在一个抑制电压如V_W/2但其栅-源/体电压V_gs或V_gb仍然可能达到V_W/2。如果这个电压足够大就可能部分翻转或干扰这些非目标单元的铁电极化状态经过多次累积操作后最终导致数据错误。体偏置与泄漏电流在早期的写入方案中通常将FeFET的体端固定接地0V。当对非目标单元施加负的抑制电压如-V_W/2到其SL时其体端0V与源/漏端-V_W/2之间就会形成正向偏置。这会引发显著的PN结正向电流产生不必要的功耗甚至在极端情况下损坏器件。注意写入干扰和泄漏电流是1-FeFET阵列走向实用化必须跨越的两座大山。论文的核心贡献就是通过一个巧妙的电路级创新——列式体连接——同时攻击了这两个问题。2.3 传统写入方案及其局限在论文提及的早期工作中主要讨论了两种抑制干扰的写入方案(V_W/2) IB 方案对目标单元施加±V_W对非目标单元的WL、SL、BL_R施加±(V_W/2)的抑制偏压。(V_W/3) IB 方案对目标单元施加±V_W对非目标单元的WL施加±(2V_W/3)对SL和BL_R施加±(V_W/3)。这些方案的初衷是通过给非目标单元施加一个“恰好不足以翻转”的中间电压来抑制干扰。但它们都假设体端始终接地。正如前文所述这会导致在施加负抑制电压时产生体-源/漏正向偏置引发高泄漏电流。更重要的是固定的体电位使得非目标单元承受的栅-体电压V_gb可能仍然过大干扰问题并未根本解决。3. 列式体连接一箭双雕的架构创新论文提出的列式体连接Columnwise Body Connection是解决上述问题的关键。其核心思想非常简单却极为有效将每一列FeFET的体端B与其源线SL在列内连接起来并作为一个整体进行偏置控制。3.1 架构实现与工作原理在物理布局上这意味着每一列FeFET需要放置在独立的P型阱P-well中并与相邻列的P-well保持电气隔离和必要的间距论文中提到需要至少9λ的间距。这样每一列的体电位就可以独立于其他列进行动态控制。在操作时写入逻辑如下选中目标单元假设目标单元位于第i行第j列。目标列第j列偏置将该列即目标单元所在列的SL和体B电位设置为地0V。目标行第i行偏置将该行即目标单元所在行的WL/BL_W电位设置为所需的写入电压V_W 写“1” -V_W 写“0”。非目标行列偏置对于非目标行非i行的WL施加抑制电压如±(V_W/2)或±(2V_W/3)。对于非目标列非j列的SL和体B施加与抑制方案对应的电压如±(V_W/2)或±(V_W/3)。3.2 如何解决干扰与泄漏问题这个方案的精妙之处在于它通过确保每个单元内部的源S、漏D、体B三者电位始终相等从根本上消除了体-源/漏正向偏置的可能性从而彻底切断了由此产生的泄漏电流路径。对于写入干扰的抑制效果更为显著。让我们分析一个非目标单元例如与目标单元同行不同列的情况传统方案体接地该非目标单元的V_gb V_WL - V_body (±V_W) - 0 ±V_W。这是一个全幅的写入电压干扰极其严重。列式体连接方案该非目标单元所在列的SL和体被偏置在抑制电压如V_W/2。因此其V_gb V_WL - V_body (±V_W) - (±V_W/2) ±V_W/2。栅-体电压被削减了一半。根据论文中的实验数据±V_W/2的干扰虽然存在但在一定次数内不会导致数据破坏而如果采用(V_W/3)方案V_gb ±V_W/3干扰影响更小可靠性更高。3.3 新型写入方案(V_W/2) GS/B除了改进传统的(V_W/2) IB和(V_W/3) IB方案使其适配列式体连接外论文还提出了一种新的写入方案(V_W/2) Gate-Source/Body (GS/B) 方案。这个方案的思路很直接既然写入需要的总电压差V_g(s/b)是±V_W那么可以将其拆分为两个部分分别施加在栅极和源/体端。写入“1”对目标单元的WL施加 V_W/2同时对目标单元的SL/B施加 -V_W/2。这样净的V_gs或V_gb仍然是 V_W。写入“0”对目标单元的WL施加 -V_W/2同时对目标单元的SL/B施加 V_W/2。对于非目标单元则将其WL、SL、B全部接地0V。这个方案的优势在于简化了外围电路。传统的IB方案需要为WL、SL、BL_R生成至少三种电压电平V_W, V_W/2, 0。而GS/B方案只需要两种电压电平V_W/2 和 -V_W/2通过组合来实现所需的电压差降低了电压发生器的设计复杂度。仿真表明在采用列式体连接后(V_W/2) GS/B方案与(V_W/2) IB方案对非目标单元产生的干扰水平是相同的。4. 实验验证与性能基准测试论文的价值不仅在于提出了理论方案更在于通过扎实的实验和仿真数据对其进行了验证和量化评估。4.1 实验验证干扰与波动性研究团队利用GlobalFoundries 28nm工艺节点制造的FeFET阵列原型进行了实验。写入干扰实验他们对一个1-FeFET单元先写入一个确定状态“0”或“1”然后连续施加10^6个周期的干扰脉冲±V_W/2 或 ±V_W/3并周期性测量其阈值电压V_TH的变化。实验结果表明±V_W/3的干扰对V_TH的影响微乎其微说明采用(V_W/3) IB方案的阵列具有很好的抗干扰性。±V_W/2的干扰在初始周期会引起一定程度的V_TH退化尤其是逻辑“1”状态但并未导致两个逻辑状态的存储窗口完全闭合数据仍然可辨。这为(V_W/2) GS/B方案的应用提供了实验依据。循环间波动性Cycle-to-Cycle Variation实验他们对同一个器件进行了50次编程/擦除循环监测其“0”和“1”状态的电流。结果显示虽然存储窗口的边界有一定波动和轻微收窄但“高V_TH”和“低V_TH”区域始终没有发生重叠。这意味着只要将读取电压V_READ谨慎地设置在窗口中央如0.8V就能可靠地区分两种状态传感裕度Sensing Margin得以保持。4.2 仿真验证阵列级干扰分析为了在阵列层面评估干扰他们使用基于Preisach理论的FeFET紧凑模型和22nm PTM MOSFET模型对一个2x2的1-FeFET阵列进行了SPICE仿真。仿真清晰地展示了不同方案下非目标单元铁电层两端电压V_FE的变化。关键结论是在采用列式体连接V_b V_s后无论是(V_W/2) IB、(V_W/3) IB还是(V_W/2) GS/B方案都能有效防止非目标单元的数据被破坏。特别是在(V_W/3)方案下非目标单元的V_FE几乎没有任何变化。而在体接地V_b0V的旧方案下与目标单元共享WL的邻居单元仿真中的M22会承受严重的V_FE退化导致数据丢失。这完美印证了列式体连接的必要性。4.3 全面的性能基准测试论文最后对1-FeFET存储单元和阵列进行了全面的性能对标Benchmarking对比对象包括传统技术6T-SRAM作为基线其他新兴NVM1T1MTJ STT-RAM, 1T1R RRAM其他FeFET方案1T1FeFET, 2T1FeFET早期更复杂的设计单元级对比雷达图分析面积1-FeFET单元面积仅为6T-SRAM的约1/8.7256λ² vs. 2000λ²密度优势巨大。即使考虑列式体连接所需的P-well间距密度优势仍可达5.3倍。写入能量1-FeFET的写入能量比STT-RAM和RRAM低约50倍这得益于其电压驱动机制而非STT-RAM/RRAM所需的大电流驱动。读取延迟/能量与SRAM相当远优于STT-RAM和RRAM。泄漏功耗由于是非易失性静态下几乎为零泄漏相比SRAM有巨大优势。阵列级对比64x64阵列 论文进一步设计了64x64的1-FeFET阵列和等效的SRAM阵列进行仿真比较结果令人印象深刻面积减少约5.3倍读取延迟减少约1.5倍静态功耗减少约74倍写入能量虽然比SRAM高因为需要高压但比STT-RAM和RRAM低约50倍。这些数据清晰地表明1-FeFET-RAM尤其是在采用了列式体连接技术解决干扰问题后在面向LLC这种对密度、泄漏功耗极其敏感且写入频率相对较低的应用场景时具有压倒性的综合优势。5. 设计考量、挑战与未来展望尽管论文展示的结果非常鼓舞人心但在实际将1-FeFET-RAM投入商用之前仍有诸多工程挑战需要攻克。5.1 关键设计考量与取舍工艺集成与可靠性将铁电材料如掺杂HfO₂高质量地集成到标准CMOS工艺流程中是一大挑战。铁电层的厚度、均匀性、与高K金属栅的界面特性都会直接影响器件的存储窗口、耐久性Endurance和保持时间Retention。论文引用的数据显示耐久性在10^5次左右保持时间约7天这对于LLC应用可能足够但距离通用存储器的要求10^12次还有差距。需要材料与工艺的持续优化外围电路开销1-FeFET阵列本身面积很小但生成写入所需的高压±4V和精确的中间电压如±V_W/2, ±V_W/3的外围电路电荷泵、电平转换器、灵敏放大器等会带来额外的面积和功耗开销。论文的对比暂未计入这部分未来的研究需要评估系统级的能效比。写入方案的选择(V_W/3) IB方案抗干扰性最好但需要三种电压电平外围电路最复杂。(V_W/2) GS/B方案只需要两种电压电路简单但抗干扰性稍弱。设计者需要在可靠性、性能和电路复杂度之间做出权衡。对于可靠性要求极高的场景如汽车电子可能优先选择(V_W/3)方案对于追求极致面积和能效的场景(V_W/2) GS/B方案可能更优。波动性与良率管理循环间波动性和器件间的工艺波动会导致存储窗口的随机变化。这要求设计时必须留有足够的读取裕度并可能需要引入纠错码ECC或动态参考电压生成等技术来保障良率。5.2 潜在的应用场景与扩展最后一级缓存LLC这是最直接的应用目标。LLC容量大、对泄漏功耗极其敏感、且写入频率低于L1/L2缓存。1-FeFET-RAM的高密度和近乎零泄漏的特性完美匹配这些需求。存内计算Computing-in-MemoryFeFET的非易失性、模拟特性和可编程阈值电压使其非常适合用于构建存内计算单元例如用于神经网络加速的乘累加MAC操作或内容可寻址存储器TCAM。论文作者团队在其他工作中已对此有所探索。嵌入式闪存替代在微控制器MCU等场景中1-FeFET-RAM有可能替代传统的嵌入式闪存提供更快的写入速度和更低的功耗。5.3 给实践者的建议如果你正在考虑或研究基于FeFET的存储器设计以下几点经验可能有所帮助建模先行在流片之前务必建立一个准确的FeFET紧凑模型如论文中使用的Preisach多域模型。这个模型需要能准确反映铁电迟滞、开关动力学、以及波动性。基于不可靠模型的仿真会严重误导设计。协同优化不要孤立地设计存储阵列。必须与外围电路电压生成、传感放大器、行列译码器进行协同设计和仿真。外围电路的功耗和延迟可能成为系统瓶颈。重视干扰分析对于高密度无访问晶体管的设计干扰分析必须作为设计流程的核心环节。需要对最坏情况下的干扰模式进行蒙特卡洛仿真确保在所有工艺角和操作条件下都有足够的噪声容限。从阵列小块开始验证可以先设计并制造一个小的测试阵列如128x128重点验证写入干扰抑制方案的有效性、耐久性和保持特性。获得硅片实测数据是推进技术成熟度的关键一步。FeFET-RAM特别是基于1-FeFET单元和列式体连接技术的设计为我们打开了一扇通往超高密度、超低功耗片上缓存的大门。它巧妙地用电路架构的创新弥补了器件级简化带来的可靠性短板。虽然前方仍有工艺集成、可靠性和外围电路优化等挑战但其展现出的性能潜力足以让它在后摩尔时代的新型存储器竞赛中占据一个非常有利的位置。对于设计者而言理解其“为何有效”以及“如何设计得更好”将是驾驭这项技术的关键。
FeFET-RAM列式体连接技术：解决1-FeFET阵列写入干扰与泄漏难题
发布时间：2026/5/27 14:08:14
1. 项目概述与核心价值在当今高性能计算和移动SoC领域片上缓存Cache的容量和能效正成为制约系统性能的瓶颈。传统的静态随机存取存储器SRAM虽然速度快但其“六晶体管”6T结构导致单元面积大、静态泄漏功耗高尤其是在先进工艺节点下这个问题愈发突出。为了在有限的芯片面积内塞入更大的缓存同时控制功耗业界一直在寻找SRAM的替代方案。自旋转移矩磁随机存取存储器STT-RAM和阻变随机存取存储器RRAM等新兴非易失性存储器NVM一度被视为希望但它们通常需要较大的写入电流导致写入能耗和延迟较高。铁电场效应晶体管FeFET技术的出现为这个困局带来了新的曙光。FeFET-RAM一种基于FeFET的非易失性存储器它巧妙地将铁电材料的极化状态作为存储信息逻辑“0”或“1”的载体。其核心魅力在于它结合了传统MOSFET的电压驱动开关特性和非易失性存储的优点。这意味着FeFET-RAM有望实现类似SRAM的快速读取和低操作电压同时具备NVM的零静态功耗和高密度潜力写入能耗也远低于STT-RAM和RRAM。因此它被视为构建下一代高能效、大容量最后一级缓存LLC的极具竞争力的候选者。然而通往实用化的道路并非一帆风顺。为了实现最高的存储密度最理想的结构是每个存储单元只使用一个FeFET即1-FeFET单元。但这种极简设计也带来了严峻挑战由于没有独立的访问晶体管Access Transistor进行隔离在对阵列中某个单元进行写入操作时施加在字线WL和位线BL上的高压可能会“干扰”到同一行或同一列上本不应被操作的单元导致其存储的数据被意外改变这就是所谓的“写入干扰”Write Disturb问题。此外不当的体Body电位偏置还会引发巨大的泄漏电流抵消其低功耗的优势。本文要深入探讨的正是这篇IEEE论文中提出的创新解决方案一种针对1-FeFET阵列的列式体连接Columnwise Body Connection技术及其配套的写入方案。这项工作的价值在于它不仅仅在器件层面展示了FeFET的优越性更在电路和阵列架构层面系统性地解决了阻碍1-FeFET-RAM走向实用的关键障碍——写入干扰和高泄漏电流。通过实验测量与仿真模拟相结合的方法论文验证了该方案的有效性并将1-FeFET-RAM与SRAM、STT-RAM、RRAM以及更复杂的多晶体管FeFET方案进行了全面的性能对比。结果显示优化后的1-FeFET阵列在面积、读取延迟和静态功耗上对SRAM实现了数量级的超越同时在写入能耗上大幅优于其他NVM技术。对于芯片架构师、电路设计者和存储器研究人员而言理解这项技术如何从原理上克服干扰、如何在架构上实现优化以及其真实的性能边界在哪里是评估其应用前景和进行后续设计的基础。2. FeFET-RAM核心技术原理与挑战拆解要理解论文中的创新点我们必须先深入FeFET-RAM特别是1-FeFET单元的工作原理和固有挑战。2.1 FeFET器件如何用电压“冻结”数据FeFET的结构可以简单理解为一个标准的MOSFET但其栅极叠层中插入了一层铁电Ferroelectric FE材料通常是掺杂的HfO₂。这层铁电材料具有自发极化特性其极化方向可以通过施加超过其矫顽电场的外部电压来翻转。存储原理当在FeFET的栅极施加一个足够大的正电压脉冲时铁电层的极化方向被设置为一种状态例如向下这会导致器件整体的阈值电压V_TH降低处于“低V_TH”状态对应逻辑“1”。当施加一个足够大的负电压脉冲时极化方向翻转例如向上导致V_TH升高处于“高V_TH”状态对应逻辑“0”。一旦电压移除铁电材料的极化状态会保持下来从而实现非易失性存储。这个“高V_TH”和“低V_TH”之间的差值被称为存储窗口Memory Window MWMW的宽度直接决定了读取时区分“0”和“1”的难易程度即读取裕度。操作机制写入WRITE需要较高的电压例如±4V和一定的脉冲宽度例如500ns来可靠地翻转铁电极化。读取READ与读取MOSFET类似在栅极施加一个位于存储窗口中间的电压例如0.8V然后检测源漏极之间的电流。由于“1”和“0”状态对应的V_TH不同在相同读取电压下导通电流I_ON和关断电流I_OFF会有显著差异典型的I_ON/I_OFF比率可达10^4量级这为可靠传感提供了基础。2.2 1-FeFET存储单元极简设计的双刃剑一个1-FeFET存储单元的结构极其简单一个FeFET晶体管。其栅极同时作为写入位线BL_W和读取字线WL。其源极S和体B连接在一起接到源线SL。漏极D则连接到读取位线BL_R。这种设计将读写路径分离是其在读取速度和密度上具备优势的根源。然而这种极简设计在组成阵列时暴露了致命弱点。在一个典型的AND型或NOR型阵列中同一行所有单元的栅极WL/BL_W是连接在一起的同一列所有单元的源线SL也是连接在一起的。当我们需要对阵列中某一个目标单元进行写入时问题就来了写入干扰Write Disturb为了写入目标单元我们必须在目标单元的WL上施加全幅写入电压如4V写“1”。但同一行上其他非目标单元的WL也被施加了同样的高电压。对于这些非目标单元虽然其SL可能被偏置在一个抑制电压如V_W/2但其栅-源/体电压V_gs或V_gb仍然可能达到V_W/2。如果这个电压足够大就可能部分翻转或干扰这些非目标单元的铁电极化状态经过多次累积操作后最终导致数据错误。体偏置与泄漏电流在早期的写入方案中通常将FeFET的体端固定接地0V。当对非目标单元施加负的抑制电压如-V_W/2到其SL时其体端0V与源/漏端-V_W/2之间就会形成正向偏置。这会引发显著的PN结正向电流产生不必要的功耗甚至在极端情况下损坏器件。注意写入干扰和泄漏电流是1-FeFET阵列走向实用化必须跨越的两座大山。论文的核心贡献就是通过一个巧妙的电路级创新——列式体连接——同时攻击了这两个问题。2.3 传统写入方案及其局限在论文提及的早期工作中主要讨论了两种抑制干扰的写入方案(V_W/2) IB 方案对目标单元施加±V_W对非目标单元的WL、SL、BL_R施加±(V_W/2)的抑制偏压。(V_W/3) IB 方案对目标单元施加±V_W对非目标单元的WL施加±(2V_W/3)对SL和BL_R施加±(V_W/3)。这些方案的初衷是通过给非目标单元施加一个“恰好不足以翻转”的中间电压来抑制干扰。但它们都假设体端始终接地。正如前文所述这会导致在施加负抑制电压时产生体-源/漏正向偏置引发高泄漏电流。更重要的是固定的体电位使得非目标单元承受的栅-体电压V_gb可能仍然过大干扰问题并未根本解决。3. 列式体连接一箭双雕的架构创新论文提出的列式体连接Columnwise Body Connection是解决上述问题的关键。其核心思想非常简单却极为有效将每一列FeFET的体端B与其源线SL在列内连接起来并作为一个整体进行偏置控制。3.1 架构实现与工作原理在物理布局上这意味着每一列FeFET需要放置在独立的P型阱P-well中并与相邻列的P-well保持电气隔离和必要的间距论文中提到需要至少9λ的间距。这样每一列的体电位就可以独立于其他列进行动态控制。在操作时写入逻辑如下选中目标单元假设目标单元位于第i行第j列。目标列第j列偏置将该列即目标单元所在列的SL和体B电位设置为地0V。目标行第i行偏置将该行即目标单元所在行的WL/BL_W电位设置为所需的写入电压V_W 写“1” -V_W 写“0”。非目标行列偏置对于非目标行非i行的WL施加抑制电压如±(V_W/2)或±(2V_W/3)。对于非目标列非j列的SL和体B施加与抑制方案对应的电压如±(V_W/2)或±(V_W/3)。3.2 如何解决干扰与泄漏问题这个方案的精妙之处在于它通过确保每个单元内部的源S、漏D、体B三者电位始终相等从根本上消除了体-源/漏正向偏置的可能性从而彻底切断了由此产生的泄漏电流路径。对于写入干扰的抑制效果更为显著。让我们分析一个非目标单元例如与目标单元同行不同列的情况传统方案体接地该非目标单元的V_gb V_WL - V_body (±V_W) - 0 ±V_W。这是一个全幅的写入电压干扰极其严重。列式体连接方案该非目标单元所在列的SL和体被偏置在抑制电压如V_W/2。因此其V_gb V_WL - V_body (±V_W) - (±V_W/2) ±V_W/2。栅-体电压被削减了一半。根据论文中的实验数据±V_W/2的干扰虽然存在但在一定次数内不会导致数据破坏而如果采用(V_W/3)方案V_gb ±V_W/3干扰影响更小可靠性更高。3.3 新型写入方案(V_W/2) GS/B除了改进传统的(V_W/2) IB和(V_W/3) IB方案使其适配列式体连接外论文还提出了一种新的写入方案(V_W/2) Gate-Source/Body (GS/B) 方案。这个方案的思路很直接既然写入需要的总电压差V_g(s/b)是±V_W那么可以将其拆分为两个部分分别施加在栅极和源/体端。写入“1”对目标单元的WL施加 V_W/2同时对目标单元的SL/B施加 -V_W/2。这样净的V_gs或V_gb仍然是 V_W。写入“0”对目标单元的WL施加 -V_W/2同时对目标单元的SL/B施加 V_W/2。对于非目标单元则将其WL、SL、B全部接地0V。这个方案的优势在于简化了外围电路。传统的IB方案需要为WL、SL、BL_R生成至少三种电压电平V_W, V_W/2, 0。而GS/B方案只需要两种电压电平V_W/2 和 -V_W/2通过组合来实现所需的电压差降低了电压发生器的设计复杂度。仿真表明在采用列式体连接后(V_W/2) GS/B方案与(V_W/2) IB方案对非目标单元产生的干扰水平是相同的。4. 实验验证与性能基准测试论文的价值不仅在于提出了理论方案更在于通过扎实的实验和仿真数据对其进行了验证和量化评估。4.1 实验验证干扰与波动性研究团队利用GlobalFoundries 28nm工艺节点制造的FeFET阵列原型进行了实验。写入干扰实验他们对一个1-FeFET单元先写入一个确定状态“0”或“1”然后连续施加10^6个周期的干扰脉冲±V_W/2 或 ±V_W/3并周期性测量其阈值电压V_TH的变化。实验结果表明±V_W/3的干扰对V_TH的影响微乎其微说明采用(V_W/3) IB方案的阵列具有很好的抗干扰性。±V_W/2的干扰在初始周期会引起一定程度的V_TH退化尤其是逻辑“1”状态但并未导致两个逻辑状态的存储窗口完全闭合数据仍然可辨。这为(V_W/2) GS/B方案的应用提供了实验依据。循环间波动性Cycle-to-Cycle Variation实验他们对同一个器件进行了50次编程/擦除循环监测其“0”和“1”状态的电流。结果显示虽然存储窗口的边界有一定波动和轻微收窄但“高V_TH”和“低V_TH”区域始终没有发生重叠。这意味着只要将读取电压V_READ谨慎地设置在窗口中央如0.8V就能可靠地区分两种状态传感裕度Sensing Margin得以保持。4.2 仿真验证阵列级干扰分析为了在阵列层面评估干扰他们使用基于Preisach理论的FeFET紧凑模型和22nm PTM MOSFET模型对一个2x2的1-FeFET阵列进行了SPICE仿真。仿真清晰地展示了不同方案下非目标单元铁电层两端电压V_FE的变化。关键结论是在采用列式体连接V_b V_s后无论是(V_W/2) IB、(V_W/3) IB还是(V_W/2) GS/B方案都能有效防止非目标单元的数据被破坏。特别是在(V_W/3)方案下非目标单元的V_FE几乎没有任何变化。而在体接地V_b0V的旧方案下与目标单元共享WL的邻居单元仿真中的M22会承受严重的V_FE退化导致数据丢失。这完美印证了列式体连接的必要性。4.3 全面的性能基准测试论文最后对1-FeFET存储单元和阵列进行了全面的性能对标Benchmarking对比对象包括传统技术6T-SRAM作为基线其他新兴NVM1T1MTJ STT-RAM, 1T1R RRAM其他FeFET方案1T1FeFET, 2T1FeFET早期更复杂的设计单元级对比雷达图分析面积1-FeFET单元面积仅为6T-SRAM的约1/8.7256λ² vs. 2000λ²密度优势巨大。即使考虑列式体连接所需的P-well间距密度优势仍可达5.3倍。写入能量1-FeFET的写入能量比STT-RAM和RRAM低约50倍这得益于其电压驱动机制而非STT-RAM/RRAM所需的大电流驱动。读取延迟/能量与SRAM相当远优于STT-RAM和RRAM。泄漏功耗由于是非易失性静态下几乎为零泄漏相比SRAM有巨大优势。阵列级对比64x64阵列 论文进一步设计了64x64的1-FeFET阵列和等效的SRAM阵列进行仿真比较结果令人印象深刻面积减少约5.3倍读取延迟减少约1.5倍静态功耗减少约74倍写入能量虽然比SRAM高因为需要高压但比STT-RAM和RRAM低约50倍。这些数据清晰地表明1-FeFET-RAM尤其是在采用了列式体连接技术解决干扰问题后在面向LLC这种对密度、泄漏功耗极其敏感且写入频率相对较低的应用场景时具有压倒性的综合优势。5. 设计考量、挑战与未来展望尽管论文展示的结果非常鼓舞人心但在实际将1-FeFET-RAM投入商用之前仍有诸多工程挑战需要攻克。5.1 关键设计考量与取舍工艺集成与可靠性将铁电材料如掺杂HfO₂高质量地集成到标准CMOS工艺流程中是一大挑战。铁电层的厚度、均匀性、与高K金属栅的界面特性都会直接影响器件的存储窗口、耐久性Endurance和保持时间Retention。论文引用的数据显示耐久性在10^5次左右保持时间约7天这对于LLC应用可能足够但距离通用存储器的要求10^12次还有差距。需要材料与工艺的持续优化外围电路开销1-FeFET阵列本身面积很小但生成写入所需的高压±4V和精确的中间电压如±V_W/2, ±V_W/3的外围电路电荷泵、电平转换器、灵敏放大器等会带来额外的面积和功耗开销。论文的对比暂未计入这部分未来的研究需要评估系统级的能效比。写入方案的选择(V_W/3) IB方案抗干扰性最好但需要三种电压电平外围电路最复杂。(V_W/2) GS/B方案只需要两种电压电路简单但抗干扰性稍弱。设计者需要在可靠性、性能和电路复杂度之间做出权衡。对于可靠性要求极高的场景如汽车电子可能优先选择(V_W/3)方案对于追求极致面积和能效的场景(V_W/2) GS/B方案可能更优。波动性与良率管理循环间波动性和器件间的工艺波动会导致存储窗口的随机变化。这要求设计时必须留有足够的读取裕度并可能需要引入纠错码ECC或动态参考电压生成等技术来保障良率。5.2 潜在的应用场景与扩展最后一级缓存LLC这是最直接的应用目标。LLC容量大、对泄漏功耗极其敏感、且写入频率低于L1/L2缓存。1-FeFET-RAM的高密度和近乎零泄漏的特性完美匹配这些需求。存内计算Computing-in-MemoryFeFET的非易失性、模拟特性和可编程阈值电压使其非常适合用于构建存内计算单元例如用于神经网络加速的乘累加MAC操作或内容可寻址存储器TCAM。论文作者团队在其他工作中已对此有所探索。嵌入式闪存替代在微控制器MCU等场景中1-FeFET-RAM有可能替代传统的嵌入式闪存提供更快的写入速度和更低的功耗。5.3 给实践者的建议如果你正在考虑或研究基于FeFET的存储器设计以下几点经验可能有所帮助建模先行在流片之前务必建立一个准确的FeFET紧凑模型如论文中使用的Preisach多域模型。这个模型需要能准确反映铁电迟滞、开关动力学、以及波动性。基于不可靠模型的仿真会严重误导设计。协同优化不要孤立地设计存储阵列。必须与外围电路电压生成、传感放大器、行列译码器进行协同设计和仿真。外围电路的功耗和延迟可能成为系统瓶颈。重视干扰分析对于高密度无访问晶体管的设计干扰分析必须作为设计流程的核心环节。需要对最坏情况下的干扰模式进行蒙特卡洛仿真确保在所有工艺角和操作条件下都有足够的噪声容限。从阵列小块开始验证可以先设计并制造一个小的测试阵列如128x128重点验证写入干扰抑制方案的有效性、耐久性和保持特性。获得硅片实测数据是推进技术成熟度的关键一步。FeFET-RAM特别是基于1-FeFET单元和列式体连接技术的设计为我们打开了一扇通往超高密度、超低功耗片上缓存的大门。它巧妙地用电路架构的创新弥补了器件级简化带来的可靠性短板。虽然前方仍有工艺集成、可靠性和外围电路优化等挑战但其展现出的性能潜力足以让它在后摩尔时代的新型存储器竞赛中占据一个非常有利的位置。对于设计者而言理解其“为何有效”以及“如何设计得更好”将是驾驭这项技术的关键。
相关文章
RevokeMsgPatcher 2.1：Windows平台防撤回终极指南，让你再也不怕消息被撤回！
RevokeMsgPatcher 2.1：Windows平台防撤回终极指南，让你再也不怕消息被撤回！ 【免费下载链接】RevokeMsgPatcher :trollface: A hex editor for WeChat/QQ/TIM - PC版微信/QQ/TIM防撤回补丁（我已经看到了，撤回也没用了&…
实战案例｜二维码组件在【设备巡检表单】中的真实应用
实战案例｜二维码组件在【设备巡检表单】中的真实应用 企业设备多、分布广、巡检靠手写、记录难追溯、巡而不检难以管理 —— 这是大多数工厂、园区、物业的痛点。今天我们用真实场景 【设备巡检表单 二维码】，告诉你一张二维码如何把整个巡检流程彻底升…
League Akari深度解析：基于LCU API的英雄联盟客户端工具集实战指南
League Akari深度解析：基于LCU API的英雄联盟客户端工具集实战指南 【免费下载链接】League-Toolkit An all-in-one toolkit for LeagueClient. Gathering power 🚀. 项目地址: https://gitcode.com/gh_mirrors/le/League-Toolkit League Akari是…
HR如何提升招聘效率？前程无忧AI招聘助手的四个实战答案
2026年，企业招聘进入"效率竞争"时代。HR面临的难题不再是"招不到人"，而是简历太多筛不完、合适人才难找、沟通效率低、招聘周期长、HR人手有限却要同时负责多个岗位。尤其在业务扩张、校园招聘、技术岗位招聘等场景下，传…
终极Windows隐私保护工具：Boss-Key一键隐藏窗口完整指南
终极Windows隐私保护工具：Boss-Key一键隐藏窗口完整指南 【免费下载链接】Boss-Key 老板来了？快用Boss-Key老板键一键隐藏静音当前窗口！上班摸鱼必备神器 项目地址: https://gitcode.com/gh_mirrors/bo/Boss-Key 还在为突然有人走近而…
如何快速掌握思维可视化：开源节点图工具的完整指南
如何快速掌握思维可视化：开源节点图工具的完整指南 【免费下载链接】project-graph A node-based visual tool for organizing thoughts and notes in a non-linear way. 项目地址: https://gitcode.com/gh_mirrors/pr/project-graph 思维可视化是现代项目管…
如何简单快速下载微信视频号、抖音、小红书等平台资源？这款免费工具帮你搞定！
如何简单快速下载微信视频号、抖音、小红书等平台资源？这款免费工具帮你搞定！ 【免费下载链接】res-downloader 视频号、小程序、抖音、快手、小红书、直播流、m3u8、酷狗、QQ音乐等常见网络资源下载! 项目地址: https://gitcode.com/GitHub_Trending/…
别再手动发HTTP请求了！手把手教你封装一个通用的HttpClient工具类（支持GET/POST/JSON）
从零构建高可用HTTP客户端：工程化封装实战指南每次调用第三方API时重复编写HttpClient代码？是时候告别这种低效模式了。本文将带你从零设计一个支持连接池管理、异常熔断、日志追踪的通用HTTP工具类，让API调用像调用本地方法一样简单可靠。1.…
收到CodeSoft侵权通告？许可倍增技术让您用现有许可化解风险
第一句先说最关键的：别再硬着头皮买新许可了，用“许可倍增技术”把你现有授权池的利用率干到92%，一样能跟厂商证明合规。这事我踩过坑。2026年Q2，我一个做医疗器械的客户，突然收到Teklynx的侵权通告，说他们…
LVGL绘制平滑曲线避坑指南：为什么你的贝塞尔函数有毛刺？
LVGL绘制平滑曲线避坑指南：为什么你的贝塞尔函数有毛刺？ 在嵌入式GUI开发中，贝塞尔曲线是实现流畅动画和优雅界面的核心工具。但许多开发者在使用LVGL绘制曲线时，总会遇到令人头疼的锯齿和毛刺问题。这背后隐藏着嵌入式设备特有的…
告别手动输入！用Burpsuite插件captcha-killer-modified+ddddocr，5分钟搞定登录爆破验证码
自动化验证码识别实战：Burpsuite与ddddocr的高效联动方案验证码机制作为现代Web应用的基础安全防线，其对抗自动化攻击的能力直接影响系统安全性。但在安全测试领域，验证码往往成为效率瓶颈——传统手工识别方式让渗透测试人员每天浪费数小时在…
中国AI岗位暴涨12倍，13种你没听过的AI岗位
2026年，中国AI岗位数量同比增长12倍，AI科学家月薪高达13.7万，高性能计算工程师出现“7个岗位抢1个人”的荒诞场面。与此同时，数据录入、基础财务分析、一线客服等岗位大幅下降。全球范围内，AI/ML岗位招聘量同比增长88%…
施工现场安全事故预警准确率达94.6%？——解密某央企AI Agent边缘计算部署架构与3个月落地实录
更多请点击： https://codechina.net 第一章：施工现场安全事故预警准确率达94.6%？——解密某央企AI Agent边缘计算部署架构与3个月落地实录 在华北某大型地铁盾构施工现场，一套轻量化AI Agent系统于2024年Q2完成全栈部署ÿ…
附录 B：术语表
本术语表面向“从 MM 到 HMM”专栏阅读过程中的快速查阅。它不是内核 API 手册，而是把文章中反复出现的概念放到同一张地图上：先给出直观含义，再说明它在 Linux MM/HMM 语境里的作用。建议阅读方式： 初读专栏时，把它当…
Midjourney渐变美学的神经渲染原理（附RGB-HSV-LCH三空间渐变映射对照表·行业首曝）
更多请点击： https://kaifayun.com 第一章：Midjourney渐变美学的神经渲染原理（附RGB-HSV-LCH三空间渐变映射对照表行业首曝） Midjourney 的渐变美学并非传统插值实现，而是由其隐式神经渲染器（Implicit Neu…
MPC-BE：基于DirectShow架构的专业级开源媒体播放解决方案
MPC-BE：基于DirectShow架构的专业级开源媒体播放解决方案 【免费下载链接】MPC-BE MPC-BE – универсальный проигрыватель аудио и видеофайлов для операционной системы Windows. 项目地址:…
如何快速计算3D模型体积和重量：STL-Volume-Model-Calculator终极指南
如何快速计算3D模型体积和重量：STL-Volume-Model-Calculator终极指南 【免费下载链接】STL-Volume-Model-Calculator STL Volume Model Calculator Python 项目地址: https://gitcode.com/gh_mirrors/st/STL-Volume-Model-Calculator 你是否曾经为3D打印项目…
通过Taotoken CLI工具一键配置团队开发环境与模型密钥
通过Taotoken CLI工具一键配置团队开发环境与模型密钥 1. CLI工具安装与基本使用 Taotoken提供的CLI工具可通过npm全局安装或直接使用npx运行。对于需要频繁使用CLI的团队，推荐全局安装： npm install -g taotoken/taotoken对于临时使用或项目级配置&a…