嵌入式时序设计实战：从Kinetis K10手册到DSPI/I2C/I2S可靠通信

1. 项目概述为什么时序规格是嵌入式设计的“生命线”在嵌入式硬件开发领域尤其是涉及到微控制器与外设通信时数据手册里那些密密麻麻的时序图和时间参数表格常常让新手望而生畏也让老手在调试时倍感头疼。但我想说的是这些时序规格绝不是纸上谈兵而是决定你系统能否稳定运行的“宪法”。我见过太多项目功能逻辑写得漂亮硬件原理图也画得工整但一上电跑起来就各种数据错乱、通信失败最后追根溯源十有八九是时序问题——要么是主控的驱动时钟太快外设跟不上要么是信号线上的电容太大边沿变缓导致建立或保持时间不满足要求。这次我们聚焦在Freescale现NXP的Kinetis K10系列微控制器上深入拆解其几个最常用也最容易出问题的同步串行外设DSPI、I2C和I2S/SAI。很多工程师拿到数据手册可能只关心最高速率是多少然后就直接配置寄存器开跑。但数据手册里给出的“最大频率”往往是在理想条件下、特定电压下的理论值。真正的挑战在于你需要根据自己板级的实际条件——比如电源纹波、走线长度、负载电容、工作温度——来核算每一个关键的时序参数是否留有足够的余量。这就像开车仪表盘上标着最高时速220公里但你得根据路况、车况和交通法规来决定实际开多快。本文将带你像解构一份精密地图一样解读K10数据手册中的时序规格并分享如何将这些冰冷的数字转化为可靠的设计决策和驱动代码。2. 核心设计思路从时序参数到可靠系统的设计哲学面对一份几十页的数据手册如何高效地提取出对设计有用的时序信息我的思路是遵循一个清晰的流程“定义场景 - 定位参数 - 计算余量 - 验证与调整”。首先你必须明确你的应用场景你的K10是作为主机Master还是从机Slave通信的对象是什么类型的芯片它的时序要求是什么系统工作在什么电压下是全力运行Normal Run还是低功耗模式VLPR等这些问题决定了你需要查阅数据手册中的哪一张表格。其次要理解时序参数的内在逻辑。它们大体可以分为三类1. 频率与周期类如时钟频率fSCL、周期时间tSCK这决定了通信的速度上限2. 输出延迟类如时钟到数据有效的延迟tV这描述了主控芯片驱动能力与信号传播时间3. 输入要求类如建立时间tSU和保持时间tH这是芯片接收数据时对信号稳定性的硬性要求必须由发送方可能是主控也可能是外设来保证满足。最关键的一步是计算时序余量。数据手册给出的是芯片引脚处的参数但信号经过PCB走线、连接器后会存在上升/下降时间变长、信号延迟等问题。你的设计必须确保在最坏的电压、温度和工艺角Corner下接收引脚处的信号依然能满足建立和保持时间。这要求我们不仅要看数据手册还要结合信号完整性SI的初步分析。最后通过示波器或逻辑分析仪进行实测验证必要时调整驱动强度、串联电阻或软件配置如分频系数形成设计闭环。这个思路将贯穿我们后续对每一个外设的分析。3. DSPI接口时序深度解析与设计要点DSPIDMA Serial Peripheral Interface是K10上功能强大的SPI接口支持经典SPI、TI SSI和Microwire等多种格式。数据手册为其在两种电压范围有限范围2.7-3.6V和全范围1.71-3.6V下分别定义了主模式和从模式的时序参数。理解这些参数是避免通信故障的第一步。3.1 主模式时序你如何驱动外部世界当K10作为SPI主机时它需要产生时钟SCK、片选PCS和数据输出SOUT并正确采样输入数据SIN。我们以**有限电压范围2.7-3.6V下的经典SPI模式CPOL0 CPHA0**为例拆解关键参数。DS1SCK周期时间其最小值为2 x tBUS。这里的tBUS是总线时钟周期。假设你的内核跑在100MHz总线时钟50MHztBUS20ns那么SCK的最小周期就是40ns对应最大SCK频率为25MHz。这就是数据手册中“最大操作频率25MHz”的由来。但请注意这是理想条件下的极限值。DS2SCK高/低电平时间定义为(tSCK/2) ± 2 ns。这意味着SCK的占空比并不是严格的50%芯片内部会有最多±2ns的偏差。如果你的从设备对时钟占空比敏感有些ADC芯片会这个参数就必须纳入考虑。DS3PCS有效到SCK延迟与 DS4SCK到PCS无效延迟这两个参数至关重要它们定义了片选信号相对于时钟边沿的提前和滞后时间。最小值都是(tBUS x 2) - 2 ns。继续上面的例子最小延迟为(20ns x 2) - 2 38ns。在驱动从设备时你必须通过配置DSPI的CTAR寄存器中的PCS-to-SCK DelayPASC/CSSCK和 After SCK DelayASC字段确保生成的延迟大于或等于这个最小值。很多工程师在这里犯错配置了一个小于芯片物理极限的值导致通信不稳定。DS5SCK到SOUT有效最大值8ns。这意味着在SCK边沿用于从机采样的边沿之后主控K10最晚会在8ns后使SOUT引脚上的数据变得稳定。这个参数决定了你的从机是否有足够的建立时间tSU来采样数据。你需要确保从机的tSU (SCK半周期 - DS5最大值 - 板级信号延迟)。DS7SIN到SCK建立时间与 DS8SCK到SIN保持时间这是K10作为接收方时对从机发送数据的要求。DS7要求从机数据必须在SCK采样边沿到来之前至少14ns最小值就保持稳定。DS8要求数据在采样边沿之后至少保持0ns。这里的“0ns”最小值意味着从机数据可以在SCK边沿变化但为了可靠我们通常会在软件或硬件上预留一些保持时间。实操心得主模式配置避坑指南计算实际可用频率不要直接使用25MHz。假设你的从机要求数据建立时间tSU5ns你的板级信号延迟约5ns。那么为了满足DS714ns你需要SCK半周期 DS7 从机tSU 板级延迟 145524ns。因此SCK周期需48ns即频率应低于20.8MHz。必须为最坏情况留足余量。善用可编程延迟DS3/DS4是可编程的且有一个最小值。在驱动那些需要较长片选建立时间的老旧芯片时你可以增大这些延迟值。但在驱动高速器件时应将其设置为接近最小值以减少通信开销。关注电压与频率关系在全电压范围1.71-3.6V下最大频率降为12.5MHz各项时间裕量也更紧张例如DS7变为19.1ns。如果你的产品需要宽电压工作必须按全范围参数来核算时序。3.2 从模式时序如何优雅地响应主机当K10作为SPI从机时时钟SCK和片选SS由外部主机提供K10需要在这些信号的控制下输出和输入数据。DS9SCK输入周期最小为4 x tBUS。这意味着外部主机提供的SCK频率不能高于1/(4*tBUS)。同样以50MHz总线时钟为例最大允许的SCK输入频率为12.5MHz。这是一个硬性限制如果主机时钟过快从机K10将无法正确工作。DS11SCK到SOUT有效最大值20ns。这是K10作为从机时在收到SCK边沿后其数据引脚SOUT变得稳定的最长时间。外部主机必须满足其自身的输入建立时间要求即主机的tSU (SCK半周期 - DS11最大值 - 板级延迟)。DS13SIN到SCK建立时间与 DS14SCK到SIN保持时间这是K10对主机发送数据的要求。DS13要求主机数据在SCK采样边沿前至少2ns稳定DS14要求数据在采样边沿后至少保持7ns。这里有一个关键点DS14保持时间7ns比DS13建立时间2ns要求更严苛。这意味着主机在发送数据时数据有效的时间窗口应该更靠后并且在时钟边沿后保持足够长的时间。DS15SS有效到SOUT驱动与 DS16SS无效到SOUT释放这两个参数定义了从机片选SS的响应时间。最大值均为14ns。这提醒我们在SS变有效后不要立即在第一个SCK边沿采样从机数据应稍作等待。注意事项从机模式下的易错点总线时钟依赖从机模式的最高SCK频率DS9依赖于K10自身的总线时钟tBUS。即使外部主机能提供更快的时钟如果K10的总线时钟频率不够高也无法可靠接收。务必根据你配置的系统时钟来核算。保持时间陷阱K10从机模式对保持时间DS147ns的要求比建立时间DS132ns高。许多主机控制器如某些FPGA或另一款MCU的SPI主模式默认配置可能更注重建立时间而保持时间很短。这极易导致K10采样错误。解决方案是调整主机端的时钟相位CPHA或者如果主机支持配置其输出数据保持更长时间。全电压范围性能下降同样在全电压范围下从机最大SCK输入频率降至6.25MHz且DS11输出有效时间变为24nsDS13输入建立变为3.2ns。宽电压设计必须重新核算。4. I2C接口时序配置与总线设计实战I2C是一种开源集电极Open-Drain总线其时序不仅取决于主控还严重受上拉电阻和总线电容的影响。K10的I2C模块兼容标准模式100kHz和快速模式400kHz。数据手册中的参数定义了K10作为I2C控制器时的电气行为但一个稳定的I2C系统需要主、从设备和物理总线共同满足时序要求。4.1 关键时序参数解读我们重点关注几个核心参数它们共同定义了I2C总线上的“交通规则”fSCLSCL时钟频率标准模式最大100kHz快速模式最大400kHz。这是目标频率实际频率由主控的时钟分频寄存器决定。tHD;STA起始条件保持时间在发出START信号后必须保持至少4μs标准模式或0.6μs快速模式才能发出第一个时钟脉冲。这个时间主要是为了确保总线上的所有从设备都能识别出起始条件。tSU;DAT数据建立时间在SCL时钟上升沿到来之前SDA线上的数据必须保持稳定的最短时间。标准模式为250ns快速模式为100ns。这是最容易违反的时序之一尤其是总线电容较大导致SDA信号上升沿缓慢时。tHD;DAT数据保持时间在SCL时钟下降沿之后数据还必须保持稳定的时间。标准模式最小为0ns最大为3.45μs注这个最大值是为了兼容某些特定器件快速模式最小为0ns最大为0.9μs。K10作为发送方时必须保证不超过这个最大保持时间。tr / tf上升/下降时间标准模式上升时间最大1000ns下降时间最大300ns快速模式两者最大均为300ns。这两个参数完全由硬件设计决定计算公式为t 0.8473 * R * C对于从低到高的上升沿其中R是上拉电阻C是总线总电容包括引脚电容、走线电容和器件电容。4.2 上拉电阻计算与总线电容管理这是I2C硬件设计的核心。你的目标是在满足最大上升时间tr_max的前提下选择足够小的上拉电阻Rp以确保低电平能被可靠拉低同时电阻又不能太小否则电流过大。计算步骤示例快速模式VDD3.3V确定总线电容Cb通过测量或估算通常每增加一个器件增加3-10pF走线约1pF/cm。假设总电容Cb 200pF。计算最大允许电阻快速模式tr_max 300ns。根据公式Rp_max tr_max / (0.8473 * Cb) 300ns / (0.8473 * 200pF) ≈ 1.77kΩ。计算最小允许电阻考虑VOL低电平电压要求。假设K10的IOL输出低电平电流为20mA要求VOL 0.4V。根据Rp_min (VDD - VOL) / IOL (3.3V - 0.4V) / 20mA 145Ω。同时还要考虑电源驱动能力避免电流过大。选择电阻值在1.77kΩ和145Ω之间选择一个折中值。常用值为2.2kΩ到4.7kΩ。对于200pF的总线2.2kΩ是合适的其理论上升时间tr 0.8473 * 2.2kΩ * 200pF ≈ 373ns这超过了快速模式的300ns限制因此要么必须减小总线电容精简器件、缩短走线要么必须降低通信速率改用标准模式要么选择更小的上拉电阻如1.5kΩ但需确认K10的引脚灌电流能力是否足够。实操心得I2C调试常见问题与对策通信失败波形边沿过缓用示波器测量SDA/SCL的上升时间。如果接近或超过300ns快速模式通信必然出错。解决方案减小上拉电阻如从4.7kΩ换为2.2kΩ或显著减少总线上的器件数量以降低电容。从机无应答NACK可能是时序不满足从机要求。除了检查基本的起止信号、地址重点检查数据建立时间tSU;DAT。如果从机要求150ns的建立时间而你的总线由于上升沿慢导致数据在SCL上升沿前150ns还未稳定到高电平就会失败。尝试降低总线速度增加SCL低电平时间tLOW或改善上升时间。K10作为从机时数据被拉低注意数据手册注释1在主机模式下K10在SCL下降沿释放ACK。如果总线上没有从机应答SDA线可能会在SCL为低时被意外拉高由主机内部或上拉电阻导致产生一个负的保持时间。虽然规范允许但某些从机可能不适应。确保总线上的上拉电阻能提供足够强的上拉电流。软件配置要点K10的I2C模块需要正确配置时钟分频寄存器FDR以产生正确的SCL频率。计算公式在参考手册中给出通常需要根据总线时钟Bus Clock计算。务必使用NXP官方提供的配置工具或计算表格手动计算容易出错。5. I2S/SAI音频接口时序与多模式配置详解I2S/SAI是专为音频数据传输设计的同步串行接口对时序的稳定性要求很高因为任何时序抖动Jitter都可能转化为音频噪声。K10的SAI模块非常灵活支持I2S、左对齐、右对齐等多种协议。数据手册的时序规格分为主模式、从模式并且进一步细分为有限电压范围、全电压范围以及超低功耗模式VLPR/VLPW/VLPS这是因为在不同电源模式下内部时钟和驱动电路性能不同。5.1 主模式时序作为音频时钟的提供者当K10作为I2S主机时它需要产生主时钟MCLK可选、位时钟BCLK和帧同步时钟FS即LRCK并发送数据TXD接收数据RXD。S1MCLK周期与 S3BCLK周期MCLK最小周期40ns25MHzBCLK最小周期80ns12.5MHz。注意这是指在有限电压范围2.7-3.6V下的性能。音频系统中BCLK的频率由音频采样率和位深度决定。例如48kHz采样率、32位字长、左右双声道其BCLK频率为48kHz * 32 * 2 3.072 MHz远低于12.5MHz的限制因此绰绰有余。S5BCLK到FS输出有效与 S7BCLK到TXD输出有效这两个参数定义了时钟与数据/帧同步信号之间的输出延迟最大值均为15ns。这意味着在BCLK边沿变化后FS或TXD信号最晚在15ns后才会更新。外部的音频编解码器Codec需要在这个延迟之后才能安全地采样FS或TXD信号。设计时需要确保Codec的建立时间要求小于(BCLK半周期 - S5/S7最大值 - 板级延迟)。S9RXD/FS输入建立时间与 S10输入保持时间当K10作为接收方时要求外部Codec发送的数据RXD和FS信号在BCLK采样边沿前至少15nsS9稳定并在边沿后保持至少0nsS10。你必须根据这个要求来核算或配置你的外部Codec的输出时序。5.2 从模式时序同步于外部音频时钟当K10作为I2S从机时BCLK和FS由外部音频主设备如Codec提供。S11BCLK输入周期最小80ns12.5MHz。外部主设备提供的BCLK频率不能高于此值。S13FS输入建立时间与 S14FS输入保持时间对于从模式FS相对于BCLK的建立和保持时间要求更严格S13最小4.5nsS14最小2ns。这要求外部主设备产生的FS信号必须与BCLK有精确的对齐关系。S15BCLK到TXD/FS输出有效这是从机模式下最大的挑战之一。在收到BCLK边沿后K10最晚需要21ns多SAI同步模式或15ns其他模式才能输出稳定的TXD数据。这个时间必须小于外部主设备Codec对输入数据的建立时间要求。如果Codec要求数据在BCLK边沿前20ns稳定而K10需要21ns才能输出那么时序就无法满足。此时可能需要降低BCLK频率或者选择输出延迟更小的Codec。5.3 低功耗模式下的性能折衷在VLPR/VLPW/VLPS等超低功耗模式下为了降低功耗内部模块的性能会被限制。对比表48和表44BCLK周期S3从80ns12.5MHz放宽到250ns4MHz。输出有效时间S5 S7从15ns放宽到45ns。输入建立时间S9从15ns放宽到45ns。这意味着在低功耗模式下你所能使用的最高音频采样率将大幅降低并且时序裕量会变得更紧张。如果你的应用需要在低功耗模式下播放音频必须重新核算所有时序并很可能需要降低音频质量如从48kHz/24bit降至16kHz/16bit。设计要点与避坑指南主从模式选择尽量让更稳定、时钟精度更高的设备作为主时钟源。通常专业的音频Codec具有更低抖动的晶振适合作为主机。K10作为从机可以避免自身时钟抖动影响音质。MCLK的使用高精度音频Codec通常需要MCLK256或512倍采样率来驱动内部锁相环PLL以产生高质量的时钟。如果K10作为主机需要确认其MCLK输出S1 S2的频率和占空比是否符合Codec要求。如果K10作为从机且Codec需要MCLK则需从Codec输出MCLK给K10或使用外部独立时钟源。时序核算表示例设计时必须制作一个如下表所示的核算表对比K10的要求和外部设备的能力并在最坏情况下高温、低电压、全负载电容留出至少20%-30%的余量。参数K10 要求 (从机模式 2.7-3.6V)外部Codec提供/要求是否满足裕量计算BCLK 频率≤12.5MHz3.072 MHz (48k/32b/2ch)是很大FS 建立时间 (S13)≥4.5nsCodec FS输出稳定时间10ns是5.5nsFS 保持时间 (S14)≥2nsCodec FS输出保持时间5ns是3nsK10输出延迟 (S15)≤15nsCodec输入数据要求建立时间10ns否-5ns (冲突!)Codec输入建立时间10nsK10输出延迟最坏15ns否需降低BCLK频率或调整相位上表揭示了一个典型冲突Codec要求数据在BCLK边沿前10ns稳定但K10最坏需要15ns才能输出。解决方案可以是将K10配置为在BCLK的下降沿输出数据如果Codec在上升沿采样这样就有半个BCLK周期作为输出延迟或者降低BCLK频率以增加半个周期的时间。6. 从数据手册到PCB与驱动全链路设计检查清单理解了时序参数之后最终要落地到硬件设计和软件驱动上。以下是我在实际项目中总结的检查清单能帮你系统性地规避绝大多数时序相关问题。6.1 硬件设计检查点电源与去耦确保K10和外设的电源干净、稳定。在每个芯片的电源引脚附近放置一个0.1μF的陶瓷去耦电容这是保证芯片内部开关电路快速响应、减小同步开关噪声SSN的基础SSN会直接影响输出时序的抖动。信号走线长度匹配对于SPI的SCK、PCS、SIN、SOUT等高速同步信号尽量保持走线长度一致以减少信号间的偏斜Skew。特别是SCK到多个从设备片选信号的长度。避免过孔与锐角减少信号反射和阻抗不连续。远离干扰源远离晶振、开关电源、大电流线路等噪声源。端接与串联电阻I2C正确计算并放置上拉电阻Rp。对于长距离或高电容总线可以考虑使用专用的I2C缓冲器或电平转换器。SPI在驱动端通常是主控输出串联一个22Ω到100Ω的小电阻有助于抑制过冲、振铃并减缓边沿速率对改善信号完整性和满足从机的建立/保持时间有时有奇效。但要注意这会增加信号延迟。I2SMCLK、BCLK、FS等时钟信号对抖动敏感走线应尽量短并可以考虑在接收端并联一个几十皮法的电容到地以滤除高频噪声但会增加边沿时间需权衡。负载电容评估估算信号线上的总电容芯片引脚电容 PCB走线电容 连接器电容。这个值直接影响到信号的上升/下降时间t 2.2 * R * C对于RC电路其中R是驱动器的输出阻抗或上拉电阻。用这个估算的上升时间与数据手册中的tr/tf以及建立/保持时间要求进行核算。6.2 软件驱动配置要点时钟配置是根基所有外设的时序基准都源于系统时钟。务必确认你为DSPI、I2C、SAI模块配置的时钟源如内核时钟、总线时钟的频率和稳定性。使用PLL时要注意锁定时间。分频系数的计算根据目标通信频率和模块时钟精确计算分频器、预分频器的值。例如I2C的FDR寄存器、DSPI的CTAR中的BR和PBR字段、SAI的MDR寄存器。不要凭感觉设置一定要用公式或工具计算。利用可编程延迟对于DSPI充分利用CTAR寄存器中的PCS-to-SCK Delay、After SCK Delay等字段来微调时序以满足特定外设的需求。对于I2C有些控制器支持可编程的SDA保持时间。极性与相位的匹配SPI的CPOL和CPHAI2S的帧同步极性FSP、位时钟极性BCP必须与从设备严格匹配。一个错误的配置会导致整个数据帧错位。初始化序列有些外设如某些传感器、音频Codec需要特定的上电初始化序列或寄存器配置后才能进入正常的通信模式。确保驱动中包含了这些步骤。6.3 调试与验证方法当通信出现问题时示波器或逻辑分析仪是你的最佳伙伴。测量关键参数频率与占空比测量SCK、BCLK、MCLK的实际频率和占空比是否与配置相符建立与保持时间放大查看数据信号SDA、SIN、RXD等在时钟采样边沿前后的情况。测量实际的建立时间时钟边沿前数据稳定的时间和保持时间时钟边沿后数据保持的时间。上升/下降时间测量信号从10%到90%VDD的时间是否超出规范信号质量观察是否有过冲、振铃、地弹现象对比数据手册将实测值与K10数据手册的要求值以及外设数据手册的要求值进行对比。找出是哪一方、哪个参数不满足要求。系统性调整根据问题点调整。如果是上升沿太慢考虑减小上拉电阻或减少负载。如果是建立时间不足考虑降低通信频率、调整时钟相位如将SPI的CPHA从0改为1相当于将采样边沿推迟半个周期或者在硬件上增加驱动缓冲器。7. 常见问题排查与实战案例实录即使按照手册设计实际调试中仍会遇到各种诡异问题。这里分享几个我亲身踩过的坑和解决方案。案例一SPI读取Flash ID偶尔出错现象K10作为主机读取SPI Flash的制造商ID和设备ID大部分时间正确但偶尔尤其在高温下读回错误数据。排查用示波器同时抓取SCK、CS、MOSI、MISO信号。发现当CS拉低后第一个SCK边沿到来时MISO数据线还处于高阻态电平不稳定。放大时间轴测量发现CS有效到第一个SCK上升沿的时间tCSS约为15ns而Flash数据手册要求的最小tCSS为20ns。根因K10的DSPI模块DS3参数PCS到SCK延迟配置值过小不满足Flash芯片的要求。解决增大DSPI CTAR寄存器中的PCS-to-SCK DelayPASC字段值使实际产生的tCSS大于20ns。问题彻底解决。案例二I2C通信在总线挂载3个设备后不稳定现象挂载1个传感器时通信正常增加到3个后频繁出现NACK或数据错误。排查测量SDA和SCL的上升时间。挂载1个时约为150ns挂载3个后达到约450ns已超出快速模式300ns的限制。计算总线电容每增加一个设备约增加5pF加上走线电容总计约250pF。使用4.7kΩ上拉电阻理论上升时间0.8473 * 4.7kΩ * 250pF ≈ 995ns与实测在一个数量级。根因总线电容过大导致上升时间超标违反I2C规范。解决将上拉电阻从4.7kΩ减小为1.5kΩ需确认K10和所有从设备引脚能承受此灌电流。实测上升时间降至约300ns接近极限但已满足要求。更优的解决方案是使用I2C缓冲器如PCA9515将总线分段隔离电容。案例三I2S播放音频时有“噼啪”噪声现象K10作为I2S主机连接音频Codec播放音频声音正常但伴随间歇性爆音。排查用示波器测量BCLK和FS信号发现其边沿有轻微的抖动Jitter。进一步测量MCLK发现其频率有微小波动。检查K10的SAI时钟源发现其来自PLL而PLL的参考时钟受到了板上开关电源的噪声干扰。根因时钟抖动导致音频数据在Codec端被错误地锁存或解码产生噪声。解决硬件为PLL的电源和参考时钟电路加强滤波在电源路径上增加磁珠和电容。将SAI的时钟走线远离噪声源。软件尝试将K10配置为I2S从机由Codec其使用独立的低抖动晶振提供BCLK和FS主时钟。切换后噪声完全消失。这个案例说明在音频应用中时钟质量往往比谁做主从更重要。案例四低功耗模式下外设通信失败现象系统进入VLPR模式后通过SPI与一个低功耗传感器通信失败但退出低功耗模式后正常。排查检查代码发现进入VLPR模式后系统核心时钟和总线时钟大幅降低但SPI的波特率分频器配置没有随之调整导致实际生成的SCK频率超出了数据手册中“全电压范围、低功耗模式”下的最大频率限制。根因不同功耗模式下的外设性能限制未被考虑。解决在切换功耗模式的代码中动态地重新初始化外设时钟和分频器配置确保在任何模式下通信频率都满足该模式下的时序规格要求。