MPC8245硬件设计实战：电源滤波、去耦与热管理避坑指南 1. 项目概述与核心挑战在嵌入式系统尤其是基于PowerPC架构的高性能处理器设计中硬件工程师面临的挑战远不止于功能实现。当你的电路板上运行着一颗像MPC8245这样集成了处理器核心、内存控制器和PCI桥接的复杂SoC时电源噪声和芯片发热就成了两个最隐蔽、也最致命的“沉默杀手”。电源完整性不好轻则导致系统偶发性死机、数据错误重则直接锁死PLL让整个系统“心跳”紊乱。而热管理不当则会让芯片在高温下性能骤降甚至提前结束寿命。我经手过不少基于MPC8245的工控主板和通信网关设计从最初的样机频繁复位到最终量产板的7x24小时稳定运行中间踩过的坑、交过的学费大多都集中在这两个看似基础实则深度影响系统可靠性的领域。这份飞思卡尔现NXP的硬件规范文档就像一本“武功秘籍”但里面全是内功心法缺少具体的招式拆解。今天我就结合这份文档和多年的实战经验把MPC8245的电源滤波、去耦布局和热管理这三块硬骨头掰开了、揉碎了讲清楚背后的“为什么”和具体“怎么做”。无论你是正在评估MPC8245的新手还是想优化现有设计的老手这些从一线实践中总结出的细节和避坑指南都能让你少走弯路。2. 电源滤波设计为处理器的“心脏”保驾护航如果把处理器的核心时钟比作系统的心跳那么锁相环就是产生这个心跳的“心脏”。MPC8245内部有两个关键的PLL一个用于处理器核心MPC603e PLL另一个用于外围逻辑和内存总线Peripheral/Memory Bus PLL。它们分别由AVDD和AVDD2引脚供电。这两个电源域的纯净度直接决定了系统时钟的稳定性和抖动性能进而影响所有同步时序。2.1 PLL电源噪声的根源与危害PLL本质上是一个模拟电路它对电源上的噪声极其敏感。文档中提到需要特别关注500 kHz 到 10 MHz这个频率范围的噪声。为什么是这个范围这通常与PLL环路滤波器的带宽和VCO压控振荡器的增益特性有关。落在这个频段内的噪声会直接调制VCO导致输出时钟产生相位抖动Jitter。在高速总线如133MHz的SDRAM接口或66MHz的PCI总线上几个纳秒的时钟抖动就可能吃掉宝贵的数据建立/保持时间余量导致间歇性的读写失败。噪声来源多种多样开关电源的纹波、数字电路开关瞬间产生的瞬态电流di/dt、以及板上其他高速信号通过空间耦合过来的干扰。因此为AVDD和AVDD2设计一个高效的滤波网络不是“锦上添花”而是“雪中送炭”的必需步骤。2.2 滤波电路设计与元件选型实战文档中推荐了如图25所示的滤波电路其核心是一个π型滤波器或称为LC滤波网络。我们来拆解这个设计的每一个细节电路拓扑解析 该电路在电源路径上串联了一个小阻值电阻如10Ω然后在芯片电源引脚附近并联了两个或多个电容到地。这构成了一个简单的二阶低通滤波器。电阻R起到了阻尼和隔离的作用防止来自主电源平面的高频噪声直接灌入同时也能抑制芯片内部产生的噪声反射回电源平面。并联的电容C则提供了高频噪声的本地回流路径。元件选型的黄金法则电容的选择低ESL至上文档明确强调要使用低ESL等效串联电感的贴片电容。这是因为在高频下电容的阻抗Z √(ESR² (2πfL - 1/(2πfC))²)其中L就是ESL。一个普通的0805封装电容其ESL可能在1nH左右。在10MHz时这个感抗2πfL约为0.063Ω而一个2.2μF电容的容抗仅为0.007Ω。此时电感已经主导了阻抗电容的滤波效果大打折扣。因此必须选择专门为高频去耦设计的、低ESL的陶瓷电容如NP0/C0G材质并且优先选用小封装如0402或0603因为通常封装越小寄生电感越低。“多个等值”优于“多个不同值”文档引用了Howard Johnson博士的经典建议使用多个相同容值的小电容并联而不是用不同容值的电容。这是实战中至关重要的一课。不同容值的电容会有不同的自谐振频率。理论上将它们并联可以拓宽滤波的频率范围。但问题在于当频率超过某个电容的自谐振点后它会呈现感性与另一个仍呈容性的电容可能形成并联LC谐振电路在某个频率点产生很高的阻抗峰值反而恶化了滤波效果。使用多个相同容值的电容并联可以显著降低总的ESL和ESR在目标频段这里是500kHz-10MHz提供一个宽泛的低阻抗区域效果更可预测、更稳定。布局与走线的生死细节 “尽可能靠近输入引脚”和“走线尽可能短直”这两句话值得用加粗字体刻在PCB设计规则里。我见过太多设计滤波电路原理图正确却因为布局不当而失效。靠近引脚滤波电容必须放在芯片AVDD/AVDD2引脚的正背面在PCB另一层或紧邻引脚。目标是让电容与引脚形成的环路面积最小。任何额外的走线长度都意味着额外的寄生电感这个电感会与电容构成一个谐振电路改变滤波特性甚至在更高频率引入新的噪声。过孔的使用连接电容和电源/地平面时尽量使用多个过孔并联。文档建议“最小化过孔电感”。一个实用的方法是对于每个电容的电源和地焊盘都使用两个或更多的小尺寸过孔如8mil孔径连接到相应的平面。这能有效降低连接路径的寄生电感。独立滤波网络AVDD和AVDD2必须使用两套独立的滤波电路。虽然它们电压可能相同但噪声源和敏感度不同。共用滤波电路会导致两个PLL之间的噪声相互串扰这是大忌。实操心得在实际项目中我通常会为每个AVDD引脚配置一个由10Ω电阻、两个2.2μF低ESL陶瓷电容0603封装组成的滤波网络。电阻的功率不用大0402封装1/16W的即可。布局时强制要求这颗电阻和电容必须处于以芯片引脚为圆心、半径为3mm的区域内并且优先使用顶层走线直接连接避免打孔。这个简单的规则曾多次将时钟抖动从无法接受的200ps降低到规格书要求的范围内。3. 电源去耦设计应对处理器“瞬时呼吸”的挑战如果说PLL滤波是针对特定频率噪声的“精准狙击”那么电源去耦就是应对芯片整体动态功耗的“全面防御”。MPC8245集成了强大的处理器核心和宽位宽的数据总线其工作电流在纳秒级时间内可能发生巨大变化。例如当64位数据总线同时从低电平切换到高电平时会产生一个巨大的瞬态电流需求。3.1 去耦电容的作用与分层策略去耦电容的核心作用有两个一是作为本地微型电荷仓库在芯片需要瞬间大电流时就近提供电荷避免因电源路径电感导致芯片供电引脚电压瞬间跌落IR Drop二是为高频噪声提供低阻抗回流路径将芯片开关产生的高频电流限制在局部小环路内防止其污染整个电源平面。文档推荐的分层策略是经典且有效的芯片级去耦Bulk Capacitor在PCB上分散布置多个大容量100–330 µF、低ESR的电解电容或钽电容如AVX TPS系列或Sanyo OSCON。它们的作用是应对中低频通常到几百kHz的电流需求为整个电源平面补充电荷。布局上它们应分布在处理器周围通过短而粗的走线或铜皮连接到电源/地平面并且每个电容的电源和地引脚最好都用两个过孔连接到平面以降低电感。引脚级去耦Chip Capacitor文档要求在每个VDDOVDDGVDDLVDD电源引脚上至少放置一个0.1 µF的陶瓷贴片电容。这是最关键的一层。这些电容负责提供最高频率可达几十MHz甚至上百MHz的电流并滤除最高频的噪声。它们的有效性完全取决于布局。3.2 引脚级去耦的布局艺术“每个引脚一个0.1μF电容”是底线要求但如何放决定了效果的上限。最短回流路径原则理想的布局是电容的一端通过最短的走线或直接扇出连接到芯片的电源引脚电容的另一端通过同样短的走线连接到芯片的地引脚或最近的地过孔。目标是形成最小的电流环路。这个环路的面积越小环路电感就越小电容在高频下的阻抗就越低去耦效果就越好。封装选择再次强调使用表面贴装SMT陶瓷电容优选0402或0603封装。它们的寄生电感远低于插装电容。放置时应使电容的长边方向与电流流向从芯片引脚到电容再到地平行这有时能略微降低ESL。电源平面是关键所有这些去耦电容都必须从专用的电源和地平面获取电荷。一个完整、低阻抗的电源分配网络PDN是去耦系统能够工作的基础。如果电源走线细长阻抗高那么即使电容放得再近也无法从远端获得及时的电荷补充。3.3 针对不同电源域的策略MPC8245有多个电源域去耦需区别对待核心电源VDD 1.8V/2.0V电流需求最大动态变化最剧烈。除了每个引脚必备的0.1μF建议在芯片四周额外多放置一些0.1μF和0.01μF的电容组合以进一步降低高频阻抗。大容量钽电容也应重点围绕核心电源区域放置。I/O电源OVDD GVDD 3.3V负责驱动外部总线瞬态电流也很大。特别是当驱动大容性负载如长的PCB走线、多个存储芯片时需要强大的去耦支持。布局原则与核心电源相同。PCI参考电源LVDD这个电源比较特殊它不直接为芯片内部电路供电而是作为PCI接口输入信号的参考电平。它的去耦主要目的是保持电压稳定防止因噪声导致PCI输入逻辑误判。去耦电容应靠近LVDD引脚放置但电流需求相对较小。踩坑记录我曾调试一块板卡MPC8245在频繁访问SDRAM时会发生随机性错误。用示波器查看核心VDD电压发现在内存突发读写时有超过150mV的跌落远超规格书的±100mV要求。检查发现虽然原理图上画了足够的去耦电容但PCB布局时为了走线方便许多VDD引脚的0.1μF电容被放在了距离引脚5mm以外的地方并通过细长的走线连接。重新改版强制所有引脚级电容必须置于引脚3mm内且电源/地过孔紧邻电容焊盘问题彻底解决。这个教训告诉我去耦电容的“存在”不等于“有效”布局决定一切。4. 关键连接与配置电路设计在处理好电源之后芯片引脚的正确连接是保证其正常启动和工作的另一基石。MPC8245有很多需要特殊处理的引脚处理不当会导致无法启动、工作不稳定或功能异常。4.1 未用输入引脚的处理这是一个简单但容易出错的地方。文档规定低电平有效Active-Low的未用输入引脚应通过一个电阻上拉到OVDD通常是3.3V。这保证了在默认状态下该输入处于无效高电平状态。高电平有效Active-High的未用输入引脚应直接连接到GND。NCNo Connect引脚必须保持悬空不要连接任何网络。为什么必须这么做浮空的CMOS输入引脚会处于不确定的电平可能因为静电感应或噪声而振荡导致内部MOS管部分导通产生额外的静态功耗和发热甚至引发闩锁效应。上拉或下拉就是为了给这些输入一个确定的静态电位。4.2 同步信号的布线要求PCI_SYNC_OUT和SDRAM_SYNC_OUT是MPC8245输出给外部总线的时钟参考信号。PCI_SYNC_IN和SDRAM_SYNC_IN则是从外部返回的时钟输入用于内部时序调整。文档要求采用“去-回”fly-by的布线方式从MPC8245的SYNC_OUT引脚出发走线到所有相关设备PCI插槽或SDRAM芯片的中间位置。从该中间点再走一根线返回到MPC8245的SYNC_IN引脚。这样做的目的是让SYNC_IN信号感知到的延迟等于SYNC_OUT信号到达外部设备并返回的平均延迟。这对于保证PCI和SDRAM接口的时序余量至关重要。布线时SYNC_OUT和SYNC_IN应作为差分对虽然不是电气差分但需按长度匹配的线对来处理严格控制它们的走线长度相等以减少时钟偏移Skew。4.3 上拉/下拉电阻配置详解这是硬件设计中最体现细节的地方。MPC8245的引脚内部可能有上拉电阻也可能没有且有些仅在复位时有效。配置错误会导致总线冲突、功耗增加或配置错误。必须添加外部上拉电阻的信号TEST0强烈要求接≤120Ω的强上拉到OVDD。这是一个测试模式引脚必须被拉高以确保正常操作模式。RTC需要2–10 kΩ弱上拉到GVDD。I²C引脚SDA SCL、系统管理中断SMI、复位相关信号SRESET、中断信号INTA、传输应答QACK等这些信号通常需要2–10 kΩ的弱上拉到OVDD以确保在空闲时处于确定状态。特别注意QACK/DA0如果使用外部时钟则不能加上拉电阻因为其复位时的电平用于选择内部时钟模式。PCI控制信号DEVSEL FRAME IRDY等需要2–10 kΩ弱上拉到LVDDPCI钳位电压。这里用LVDD而非OVDD是关键因为它决定了PCI接口的电平阈值。内部已有上拉电阻的信号REQ[3:0]TCKTDITMSTRST等这些引脚内部始终有上拉电阻。外部无需再加上拉否则会形成分压可能使电平达不到标准。GNT4/DA5MDL0FOERCS0等这些引脚仅在复位期间内部上拉。复位结束后上拉断开。对于这些引脚如果需要确保复位后为高电平则外部需要加上拉如果需要低电平则加下拉。复位配置引脚的处理PLL_CFG[0:4]SDMA[1:0]等引脚在复位时被采样用于配置处理器的工作模式如时钟倍频、总线模式等。文档建议如果希望配置为逻辑0低电平应通过一个1 kΩ的电阻下拉到GND。直接接地虽然也可以但使用电阻提供了调试时的灵活性可以切断电阻焊盘改为上拉以改变配置。对于希望保持默认逻辑1的配置引脚可以利用其内部上拉或外部通过弱上拉电阻连接到OVDD。注意事项上拉电阻值的选择需要权衡。电阻值太小如1kΩ上拉能力强噪声容限高但会增加静态功耗和总线切换时的电流负担。电阻值太大如10kΩ功耗低但上拉能力弱容易受到总线电容和噪声的影响导致上升沿变缓可能违反时序要求。对于关键信号如I²C和PCI信号在空间和功耗允许的情况下我倾向于使用4.7kΩ或5.1kΩ的折中值。对于复位配置引脚1kΩ的下拉电阻是推荐值它能确保在强噪声环境下也能被可靠地识别为低电平。5. 热管理设计与结温估算MPC8245在高负载下功耗可观热设计是保证长期可靠运行的关键。热管理的目标是将芯片的结温Tj控制在数据手册规定的最大值通常是125°C以下并留有足够的余量。5.1 理解热阻网络热从芯片内部结散发到环境空气环境会遇到一系列热阻。文档中给出了核心的热学公式Tj Ta (RθJA × Pd)其中Tj芯片结温这是我们最关心的。Ta芯片周围的环境温度。RθJA结到环境的热阻°C/W这是衡量芯片散热能力的核心参数。Pd芯片的功耗W。RθJA本身不是一个固定值它由几部分串联而成RθJA RθJC RθCARθJC结到壳的热阻。这是芯片封装本身的属性取决于封装材料、结构、Die尺寸等用户无法改变。对于TBGA封装这个值通常在几°C/W到十几°C/W之间具体需查数据手册。RθCA壳到环境的热阻。这是用户可以通过设计来优化的部分包括散热器、界面材料、PCB设计和空气流动。5.2 散热器与界面材料选型文档图28展示了不同情况下的RθJA曲线清晰地告诉我们不加散热器即使板级热负载很低无风冷时RθJA也可能高达15-20°C/W。这意味着如果芯片功耗为3W在55°C环境温度下结温将超过100°C余量很小。添加散热器可以显著降低RθCA从而降低RθJA。在强制风冷下如风速1-2m/sRθJA可降至5-10°C/W甚至更低。散热器选择要点热阻RθCA在目标风速下散热器本身的热阻越低越好。文档列举了Aavid、Alpha Novatech等供应商可以从其官网根据封装尺寸和热阻要求选型。安装方式常见的有弹簧卡扣clip、螺丝固定、粘合剂粘贴。弹簧卡扣和螺丝固定能提供更大的接触压力有利于降低界面热阻但需要在PCB上预留安装孔。粘合剂安装方便但界面热阻通常较高且可能影响可维修性。尺寸与风道散热器尺寸需符合板卡空间限制。同时要考虑系统风道确保气流能有效流过散热器鳍片。热界面材料TIM至关重要 散热器与芯片封装外壳之间即使看起来平整也存在微观空隙这些空隙是空气导热性极差。TIM的作用就是填充这些空隙。文档图30的曲线非常说明问题裸接触热阻最高。导热硅脂Synthetic Grease性能最好能大幅降低接触热阻。这是最常用、性价比最高的选择。相变材料、导热垫片使用方便无硅油渗出风险适合自动化生产但热阻通常高于优质硅脂。实操心得在早期的工控项目里我们为了省成本试过不加散热器结果在高温仓测试中芯片因过热而性能降频导致数据处理超时。后来强制加装了小型铝挤散热器并涂抹导热硅脂问题消失。选择硅脂时不要只看导热系数如3W/mK以上还要关注其长期稳定性和是否易干涸。涂抹要薄而均匀覆盖整个Die区域即可过厚反而增加热阻。5.3 基于实测与仿真进行热设计理论计算是基础但实际系统更复杂。文档也提到了更精确的方法使用热表征参数ΨJT如果无法安装散热器可以在芯片封装顶部中心点焊接一个细小的热电偶来测量壳温Tt然后用公式Tj Tt (ΨJT × Pd)估算结温。ΨJT由芯片厂商提供。计算流体动力学CFD仿真对于复杂的系统、多热源、存在风道遮挡等情况使用Flotherm、Icepak等软件进行热仿真非常有效。仿真可以建立包含芯片、PCB、散热器、外壳和风道的完整模型预测温度分布和热点从而优化散热器布局和风道设计。文档提到的“双电阻模型”结到壳和结到板是进行芯片级仿真的常用简化模型。PCB布局对散热的影响 PCB本身也是一个重要的散热途径。对于TBGA封装腔体向下大部分热量通过焊球传导到PCB再通过PCB内部的铜平面和通孔散开。因此增加热过孔在芯片底部的PCB区域特别是对应芯片高功耗单元的位置大量铺设连接顶层、底层和内层地/电源平面的热过孔阵列如0.3mm孔径0.6mm间距可以显著提升PCB的垂直导热能力。扩大铜皮面积在芯片背面Bottom Layer和可能的内层将地平面和电源平面在芯片投影区域尽量扩大并不要用阻焊覆盖以增强对流和辐射散热。考虑板级热负载文档图28区分了“高板级热负载”和“低板级热负载”。如果芯片周围密布其他发热器件如电源芯片、FPGA它们会加热局部空气和PCB导致芯片的Ta实际升高RθJA恶化。布局时需尽量将高热器件分散或为MPC8245提供独立的散热风道。6. MPC8245与MPC8240的兼容性考量如果你正在升级一个基于MPC8240的老设计或者参考了MPC8240的设计资料那么必须仔细核对兼容性差异直接替换很可能无法工作。6.1 核心差异点梳理核心电压VDD不同MPC8240是2.5V而MPC8245是1.8V或2.0V。这是硬件上最直接、最致命的区别。电源电路必须重新设计使用对应的LDO或DC-DC转换器。直接接入2.5V会损坏MPC8245。PLL配置不兼容文档明确指出PLL_CFG[0:4]的某些设置如0x02 0x08 0x18在两者间的PCI-to-Mem和Mem-to-CPU倍频比不同。这意味着如果你沿用MPC8240的时钟配置电路MPC8245可能无法启动在预期的频率上或者根本无法锁定。必须根据MPC8245的数据手册表17和表18重新计算和配置PLL。功能引脚复用与配置SDMA0引脚在MPC8245上它作为复位配置引脚用于在MPC8240兼容模式PCI_CLK功能和MPC8245的DUART功能之间选择。默认上拉是兼容模式。如果你需要使用新增的DUART必须将其配置为0。SDMA1引脚同样作为复位配置引脚用于在MPC8240兼容模式和MPC8245扩展ROM模式之间选择。默认是兼容模式。在扩展ROM模式下TBENCHKSTOP_INSRESETTRIG_IN/OUT等功能不可用。这意味着如果你需要用到这些被复用的新功能必须正确配置SDMA0和SDMA1的电平并重新设计相关的外围电路。内部上拉/下拉电阻差异文档中详细列出了哪些引脚在哪种状态下内部有上拉。例如QACK/DA0在MPC8245上需要外部上拉除非使用外部时钟而在MPC8240的某些资料中可能描述不同。必须严格按照MPC8245的表格16来设计上下拉电路。电压时序与容限MPC8245要求非PCI输入引脚电压不能超过GVDD或OVDD0.6V以上包括上电复位期间。LVDD和OVDD之间的电压差在任何时候包括上电不能超过3.0VMPC8240是3.6V。这些更严格的限制要求电源时序控制电路必须重新审查确保上电、下电和复位过程中各电压域的相对关系始终满足要求。SDRAM时钟DLL供电MPC8245内部集成了SDRAM时钟DLL的供电因此取消了MPC8240上的LAVDD引脚。对应的引脚D17应作为NC不连接处理。6.2 升级改造实战建议首先替换电源树根据MPC8245的电压要求1.8V/2.0V核心 3.3V I/O等重新设计或选型电源芯片。确保每路电源的电流能力、纹波和瞬态响应满足要求。彻底检查时钟电路根据目标CPU频率、内存频率和PCI频率查阅MPC8245数据手册中的PLL配置表确定正确的PLL_CFG[0:4]设置并设计对应的上下拉电路。切勿想当然地沿用旧配置。重审复位与配置电路仔细检查所有复位配置引脚SDMA0SDMA1PLL_CFG[0:4]等的连接。根据你是想保持兼容性可能丧失新功能还是启用新功能来决定它们的电平。强烈建议为这些配置引脚预留测试点或跳线便于调试。核对所有上下拉电阻依据MPC8245的规范逐一核对原理图中每个需要上拉/下拉的引脚移除不必要的添加遗漏的并确认电阻值合理。进行热评估MPC8245在更高频率下可能功耗更大即使频率相同工艺不同功耗也可能有差异。需要根据新的功耗估算重新评估散热方案是否足够。避坑指南最稳妥的方法是不要试图在MPC8240的板子上直接焊MPC8245来“试试”。几乎必然会因为电压、配置或时序问题而失败甚至损坏芯片。应该将MPC8245视为一个全新的芯片以其数据手册为唯一设计依据重新进行原理图和PCB设计。飞思卡尔的应用笔记AN2128详细列举了二者的差异是进行迁移设计时必须参考的文档。7. JTAG/COP接口设计调试与生产的桥梁JTAG接口不仅用于边界扫描测试更是连接COPCommon On-Chip Processor调试器的关键。一个设计良好的JTAG/COP接口是后期软件调试、故障诊断和生产测试的生命线。7.1 关键信号处理TRST和HRESETTRST测试复位虽然IEEE 1149.1标准中它是可选的但对于PowerPC处理器强烈建议实现。文档指出仅靠TCK和TMS虽然也能将TAP控制器复位但在上电复位期间使用TRST信号能获得更可靠的性能。关键陷阱不能简单地将TRST与HRESET系统硬复位直接相连。因为COP调试器需要能独立地断言TRST或HRESET来控制处理器。如果直接相连调试器将无法独立复位JTAG链。7.2 推荐的接口电路文档图26给出了一个经典的、可靠的COP接口连接图。其核心思想是将来自目标板本身的复位源如电源监控、看门狗、按钮与来自COP连接器的复位信号进行“线与”或逻辑与操作。通常使用一个开漏缓冲器或一个与门来实现。目标板的HRESET信号和COP头的COP_HRESET信号作为输入输出接到处理器的HRESET。这样任意一方都可以发起系统复位。对于TRST处理方式类似目标板的HRESET或一个专门的TRST驱动信号与COP头的COP_TRST进行逻辑与后送给处理器的TRST。如果确定板上不会使用JTAG/COP调试接口那么可以将TRST通过一个0Ω电阻连接到HRESET。这样在系统复位时JTAG链也能被复位。这个0Ω电阻是一个“安全阀”万一未来需要飞线调试可以断开它接入调试器。7.3 COP连接器与布局要点COP连接器通常是一个2x8的0.1英寸间距的排针其中第14脚被拔掉作为防插反键。需要注意的是不同仿真器厂商对引脚编号的定义可能不同有的从左到右、从上到下有的按逆时针。因此原理图和PCB封装的引脚信号顺序必须严格按照文档中图26的“信号放置推荐”来设计而不是依赖某个编号顺序。布局时JTAG信号TCKTMSTDITDO应作为一组走线尽量短并避免与高速时钟或数据总线平行长距离走线以减少串扰。TRST和HRESET是异步信号但也应保持干净。调试经验我曾遇到一个诡异的问题板子单独运行正常但一接上仿真器就经常连不上或者连接后随机断线。排查良久发现是TRST信号线在PCB上走了很长一段且靠近一个开关电源的 inductor受到了严重干扰。后来改版将COP接口移至靠近处理器的地方并缩短了TRST走线问题消失。这个教训说明即使是低频的调试信号其信号完整性也不容忽视尤其是复位这类对边沿敏感的信号。