MPC860T PowerQUICC通信处理器：异构计算与硬件加速的早期实践 1. 从“通信核心”到“网络枢纽”MPC860T PowerQUICC的架构哲学在嵌入式网络设备的世界里处理器选型往往是一场关于性能、集成度与成本的精妙平衡。早期的方案要么是通用处理器CPU疲于应付繁重的网络协议栈导致系统吞吐量成为瓶颈要么是外挂一堆专用芯片ASIC虽然性能强劲但设计复杂、成本高昂、功耗也上去了。有没有一种方案能把通用计算的灵活性和专用通信处理的高效性像捏泥人一样揉在一起摩托罗拉后来的飞思卡尔给出的答案就是PowerQUICC系列而MPC860T则是这个家族中一个承前启后的“多面手”。简单来说MPC860T PowerQUICC是一颗高度集成的通信处理器。它的核心价值在于其独特的“双核”思想一个用于跑应用程序的通用PowerPC核心MPC8xx Core加上一个专门负责“搬砖”的通信处理器模块CPM。这种分工让CPU能从繁琐的字节搬运、CRC校验、协议封装等底层通信杂务中解放出来专注于路由表计算、网络管理等高层逻辑。MPC860T在标准MPC860的基础上又往前迈了一步集成了一个独立的10/100 Mbps快速以太网控制器FEC。这意味着你不需要再外挂一片以太网PHY芯片的MAC控制器单芯片就能直接驱动一个百兆以太网口这对于构建双以太网口的路由器、网关设备来说设计可以变得异常简洁。这颗芯片在二十多年前的网络设备尤其是中低端路由器、接入服务器、工业网关中非常常见。如果你拆开过那个时代的设备很可能就会看到它。对于今天的嵌入式开发者理解MPC860T的架构不仅仅是怀旧更是理解现代SoC片上系统中“异构计算”和“硬件加速”思想的早期实践。它的设计思路比如通过CPM分担协议处理、利用DMA减少CPU中断、通过FIFO缓冲应对总线延迟等至今仍是嵌入式网络设计的经典范式。无论你是想维护遗留系统还是从经典设计中汲取架构灵感深入MPC860T的内部都是一次值得的旅程。2. MPC860T PowerQUICC核心架构深度解析要驾驭MPC860T不能只把它看成一个黑盒子必须深入理解其内部各个模块是如何协同工作的。它的架构可以清晰地划分为四个通过32位内部总线互联的核心模块嵌入式MPC8xx核心、系统集成单元SIU、通信处理器模块CPM以及快速以太网控制器FEC。这种模块化设计是它灵活性和高效性的基石。2.1 大脑与肌肉嵌入式MPC8xx核心与内存管理MPC860T的核心是一个32位的PowerPC架构处理器在66MHz主频下根据Dhrystone 2.1测试标准能提供约87 MIPS的性能。这个性能指标在今天看来微不足道但在当时处理路由协议、网络管理任务绰绰有余。它的设计是“静态”的意味着时钟频率可以从0Hz一直跑到最高66MHz这为低功耗设计提供了极大的灵活性你可以通过软件动态调节CPU频率来平衡性能与功耗。这个核心包含一个整数单元和一个加载/存储单元。它支持分支折叠和分支预测带条件预取虽然不支持条件执行但在当时已经是很先进的特性能有效提升流水线效率。最值得关注的是其存储子系统它集成了独立的4KB指令缓存和4KB数据缓存且每个缓存都配有独立的内存管理单元MMU。注意这里的MMU和现代大型操作系统中的MMU目的略有不同。在MPC860T这类嵌入式网络设备中MMU的主要作用往往不是实现虚拟内存因为通常没有硬盘做交换区而是进行地址翻译和内存保护。它可以将连续的虚拟地址空间映射到物理上可能不连续的内存区域方便软件管理同时通过设置权限位防止用户程序错误地访问关键的内核数据或硬件寄存器。每个MMU提供了一个32条目、全关联的TLB转址旁路缓存支持4KB、16KB、256KB、512KB和8MB多种页面大小。缓存是两路组相联、物理地址映射的采用LRU最近最少使用替换算法并且支持以缓存线为粒度进行锁定。这意味着你可以将最关键的、对实时性要求极高的代码比如中断服务例程、协议栈的快速路径锁定在缓存中确保其执行速度不受缓存颠簸影响。数据缓存可配置为写回或写通过模式具体策略可以通过MMU按页设置这为不同性质的数据如频繁修改的缓冲区 vs. 只读的配置表提供了优化的可能。2.2 系统的管家系统集成单元SIUSIU是芯片与外部世界连接的桥梁和内部服务的总管。它集成了让整个系统能跑起来所必需的一系列基础设施。内存控制器是SIU的重头戏。它支持最多8个存储体Bank能够无缝连接GluelessDRAM、SRAM、EPROM、Flash等各种存储器。所谓“无缝连接”指的是无需额外的逻辑芯片胶合逻辑进行地址译码或信号转换大大简化了PCB设计。它支持可变的存储块大小从32KB到256MB每个存储体可以独立配置等待状态0-15个并支持突发传输模式。对于DRAM控制器支持页模式访问并内置了刷新控制器支持CAS-before-RAS刷新等模式。Boot Chip Select引导芯片选择功能在复位时自动激活让CPU可以从一个预设的、位宽可能是8/16/32位的存储器通常是Flash中开始执行启动代码。中断控制器管理着7个外部中断请求IRQ线、12个具有中断能力的端口引脚以及16个内部中断源。它允许在多个SCC串行通信控制器之间进行可编程的优先级仲裁并可以指定最高优先级的中断源。灵活的中断管理对于实时通信系统至关重要。PCMCIA接口是一个主控插座接口符合PCMCIA 2.1标准支持两个独立的PCMCIA插座。它提供了8个内存或I/O窗口。这个功能在早期的网络设备中常用于扩展WAN接口卡如调制解调器卡、ISDN卡或存储卡。电源管理是SIU的另一大亮点。MPC860T支持从全速运行到深度休眠的多级功耗模式全速模式Full-on所有单元全速运行。打盹模式Doze核心功能单元除时间基准、递减器、PLL、内存控制器、RTC外被禁用CPM进入低功耗待机状态。CPU时钟可以通过可编程分频器降低。睡眠模式Sleep仅实时时钟RTC和周期中断定时器PIT保持活动PLL仍工作以实现快速唤醒。深度睡眠模式Deep Sleep在睡眠模式基础上进一步关闭PLL功耗更低但唤醒时间更长。低功耗停止模式Low-power Stop关闭除唤醒所需最小逻辑外的所有电路功耗最低唤醒时间最长。这种精细的功耗控制使得MPC860T非常适合电池供电或对功耗敏感的网络设备。2.3 通信的引擎通信处理器模块CPMCPM是PowerQUICC系列的灵魂也是它区别于普通微控制器的关键。它是一个独立的、基于RISC的协处理器专门处理通信相关的繁重任务。核心是一个32位的RISC微控制器拥有自己的指令集与主CPU不同专门优化用于通信协议处理。它通过16个串行DMASDMA通道与主CPU的内存空间进行高效数据交换。每个SCC、SMC、SPI、I2C通道都配有独立的SDMA通道可以实现零CPU干预的数据搬运。串行通信控制器SCC是CPM的主力。MPC860T有4个SCC每个都极其灵活可以通过软件配置支持多种协议以太网/IEEE 802.3这是最常用的模式之一支持10Mbps全速操作。注意这是指通过SCC实现的以太网与独立的FEC是两回事。通常SCC1-4都可以配置为以太网模式。HDLC/SDLC高级数据链路控制协议是帧中继、X.25、PPP等协议的基础所有通道最高支持2 Mbps。HDLC总线实现基于HDLC的局域网。异步HDLC支持PPP点对点协议。UART通用异步收发器用于RS-232串口。同步UART串行红外IrDABISYNC二进制同步通信协议。透明传输支持基于比特流或基于帧可选CRC的透明传输。时分复用TDM支持与时间槽分配器TSA这是CPM处理多路复用的关键。TSA允许将多个SCC和SMC连接到一条高速的、时分复用的串行总线上如T1/E1线路。它支持T1、CEPT、PCM highway、ISDN等多种帧结构具有1位或8位分辨率允许独立配置发送和接收的路由、帧同步和时钟。这使得单个SCC可以处理多条逻辑信道。其他外设还包括两个串行管理通道SMC通常用作UART或透明通道、一个SPI接口、一个I2C接口、一个并行接口端口支持Centronics并口协议以及四个独立的波特率发生器。2.4 独立的快车道快速以太网控制器FEC这是MPC860T相对于标准MPC860最大的增强。FEC是一个完全独立的10/100 Mbps以太网MAC控制器符合IEEE 802.3u标准。它的独立性是关键FEC拥有自己专用的DMA引擎和FIFO缓冲区其数据吞吐不经过CPM也不占用CPM的SDMA资源直接通过内部总线与系统内存和CPU交互。这意味着即使CPM正在满负荷处理四条串行链路上的HDLC协议FEC依然能全速处理以太网数据互不干扰。FEC的核心优势在于其缓冲和描述符机制大容量片上FIFO较大的发送和接收FIFO用于补偿系统总线延迟。在发送侧FIFO会保存一个完整的“冲突窗口”的数据。这样一旦发生以太网冲突需要重传时数据可以直接从FIFO中取出无需再次发起耗时的DMA操作从系统内存读取。在接收侧帧数据会先完整地存入FIFO如果检测到帧过短Runt或冲突FEC可以在内部直接清空FIFO而不会产生无效的DMA操作污染系统内存。外部内存中的缓冲区描述符环这是非常巧妙的设计。数据缓冲区本身存放在外部系统内存如SDRAM中而用于管理这些缓冲区的“描述符”包含数据地址、长度、状态等信息则组成一个环状链表也存放在外部内存。描述符环的大小几乎可以由用户无限定义仅受内存大小限制这给了软件极大的灵活性来优化内存管理策略例如可以为高优先级流量分配更多、更大的缓冲区。这种将控制结构与数据分离并将控制结构也放在廉价、大容量的外部内存中的做法在保证性能的同时极大地降低了系统成本。FEC支持三种物理接口100Mbps MII、10Mbps MII和10Mbps 7线接口。它支持半双工和全双工模式。需要注意的是全双工100Mbps操作需要系统时钟达到50MHz或以上而33MHz系统时钟仅支持10Mbps或半双工100Mbps操作。这是硬件设计时必须考虑的限制。2.5 通道倍增器QMC微码如果说CPM是通信加速器那么QMC多通道控制器微码就是在这个加速器上安装的“超级外挂”。标准的SCC一次只能处理一个逻辑通道例如一条HDLC链路。而加载了QMC微码后单个SCC可以模拟出最多64个独立的串行控制器每个都可以独立配置为HDLC模式或透明模式。这对于需要处理大量低速、时分复用信道的应用来说是革命性的。例如在一个T1线路上1.544 Mbps24个时隙传统方案可能需要多个SCC或外接芯片。而使用QMC你可以将MPC860T的某个SCC连接到T1成帧器然后通过QMC微码将24个时隙映射为24个独立的HDLC通道每个通道都有自己的发送/接收缓冲区描述符和中断事件报告。在50MHz系统频率下甚至可以在多个SCC上同时运行QMC微码实现更多的信道。这使得MPC860T非常适合用作远程接入服务器RAS或小型多路复用器的核心能够以极低的成本提供大量的同步串行端口。3. 基于MPC860T的系统设计与实战要点理解了架构下一步就是如何将它用起来。设计一个基于MPC860T的系统需要从硬件连接、内存映射、到软件初始化、驱动编写进行通盘考虑。3.1 硬件设计构建一个“无缝”系统MPC860T的设计目标之一就是尽量减少外部“胶合逻辑”。下图展示了一个典型的最小系统连接包含了Boot ROM、程序/数据存储器和以太网物理层芯片。---------------------- | MPC860T | | | | [Memory Controller] | -------------|-- Address[0:31] |------------- | |-- Data[0:31] | | | |-- CS0# (Boot) |--- to 8-bit Flash | |-- CS1# |--- to SRAM | |-- RAS0#, CAS[3:0]#|--- to DRAM SIMM | |-- WE[3:0]#, OE# | | | | | | | | [Fast Ethernet Ctrl] | | | |-- MII_TXD[3:0] | | | |-- MII_TX_EN | | | |-- MII_RXD[3:0] | | | |-- MII_RX_DV | | | |-- MII_RX_ER | | | |-- MII_TX_CLK | | | |-- MII_RX_CLK | | | |-- MII_CRS | | | |-- MII_COL | | | |-- MDIO, MDC | | | ---------------------- | | | | | ----v---- -----v------ | 8-bit | | 100/10 | | Boot | | Ethernet | | Flash | | PHY | | (EPROM) | | (e.g., | --------- | DP83846) | ------------内存子系统设计Boot Flash通常使用一片8位或16/32位的Nor Flash连接到内存控制器的Bank 0CS0#。复位后CPU会从这里的0xFFF00100开始取指。Flash中存放Bootloader和压缩后的内核镜像。SDRAM作为系统主内存存放操作系统、应用程序、协议栈和数据缓冲区。MPC860T的内存控制器可以无缝连接一片SDRAM SIMM。需要注意总线负载如果连接多片内存或设备可能需要在地址/数据总线上添加缓冲器以保持信号完整性。SRAM可选对于需要极快访问速度的特定数据如路由表缓存可以分一个Bank给SRAM。以太网物理层连接 FEC通过MII媒体独立接口与外部PHY芯片连接。MII是标准接口包含数据、控制、时钟和管理MDIO/MDC线。你需要选择一颗支持10/100Mbps的PHY芯片如经典的DP83846。连接时注意阻抗匹配和时走线。如果只需要10Mbps也可以使用7线接口模式连接更老的10Mbps PHY。串行通道连接SCC配置为UART直接通过电平转换芯片如MAX3232连接至RS-232接口用于系统调试Console或管理口。SCC配置为HDLC连接至T1/E1成帧器芯片如DS2154用于广域网接入。SCC配置为以太网使用SCC而非FEC需要通过一个“以太网串行接口”芯片如LXT970A的7线模式连接至PHY。这在需要更多以太网端口时可以作为补充但性能不如独立的FEC。SMC配置为UART常用于连接Modem进行带外管理。3.2 软件初始化唤醒巨人的步骤系统上电后CPU从Flash的固定地址开始执行。软件初始化的顺序至关重要。阶段一基本硬件初始化汇编/C语言环境建立前设置堆栈指针为C语言运行准备栈空间。初始化内存控制器这是第一步因为后续代码包括复制到RAM中运行都需要访问内存。需要根据你所用的SDRAM芯片型号精确配置相关内存控制寄存器如BR0/BR1, OR0/OR1。包括设置基地址、块大小、端口大小、等待状态、是否使用GPCM通用片选或UPMA用户可编程机器等。代码重定位将Flash中的代码和数据特别是需要频繁读写的部分复制到速度更快的SDRAM中。清空BSS段将未初始化的全局变量区域清零。阶段二CPM与FEC初始化配置系统时钟和复位配置字设置PLL倍频确定核心时钟和总线时钟频率。切记FEC全双工100Mbps需要系统时钟≥50MHz。初始化CPM设置CPM的全局寄存器如CPCR命令寄存器。为计划使用的SCC/SMC分配SDMA通道和缓冲区描述符表在双端口RAM中的位置。配置SCC的参数RAM设置协议模式如HDLC、最大帧长、CRC类型等。初始化对应的引脚功能复用寄存器将物理引脚配置为SCC所需的TXD、RXD等功能。如果需要QMC微码需将其从Flash加载到CPM的双端口RAM中并初始化QMC相关的参数表。初始化FEC配置FEC的MII接口速度10/100Mbps、双工模式。通过MDIO接口读取PHY芯片的ID并配置PHY如自动协商、重启等。在系统内存中分配并初始化发送描述符环和接收描述符环。这是FEC驱动的核心数据结构。每个描述符需要指向一个实际的数据缓冲区Packet Buffer。设置FEC的接收控制寄存器启动接收引擎。阶段三操作系统与驱动加载完成底层硬件初始化后就可以跳转到Bootloader如U-Boot或直接启动操作系统如VxWorks, Linux for PowerPC了。操作系统的启动过程会接管中断、内存管理等并加载相应的设备驱动。实操心得描述符环的设计艺术FEC和CPM的SDMA都依赖于描述符环。描述符环的大小描述符数量和每个描述符指向的数据缓冲区大小是需要精心权衡的。接收环通常设置得大一些如64或128个描述符每个缓冲区大小略大于最大传输单元MTU如1536字节。这可以防止在CPU处理不及时时因描述符用尽而丢包。发送环可以根据系统的发送流量压力来设置。太小会导致发送队列容易满应用程序需要等待太大则浪费内存。描述符的“Wrap”位最后一个描述符需要设置Wrap位指向描述符环的起始地址形成一个闭环。中断策略可以设置为每完成一个帧就产生中断也可以设置为完成多个帧或描述符环空/满一定比例才产生中断以减少中断频率提升吞吐量。这需要在实时性和CPU负载间取得平衡。3.3 驱动开发核心数据流与中断处理以FEC的以太网驱动为例理解数据流是关键。接收数据流PHY芯片收到一个完整的以太网帧通过MII接口送入FEC。FEC将帧数据通过DMA存入当前接收描述符所指向的系统内存缓冲区中。帧接收完成后FEC更新该描述符的状态位设置R就绪标志清除E空标志并根据中断掩码设置可能产生接收中断。驱动的中断服务例程ISR被调用。ISR遍历接收描述符环找到所有R1且E0的描述符。对于每个这样的描述符驱动将对应的数据缓冲区提交给上层网络协议栈如Linux的netif_rx()或NAPI接口。协议栈处理完毕后驱动必须回收这个描述符将描述符的状态位重新设置为E1空并可能更新缓冲区指针如果使用动态缓冲区。然后驱动将该描述符重新“激活”放回FEC的控制下准备接收下一个帧。发送数据流上层协议栈需要发送一个数据包调用驱动的发送函数。驱动从发送描述符环中找到一个R0就绪/已由CPU准备好且W1回绕位通常只在最后一个描述符或特定状态表示“空闲”的描述符。驱动将待发送数据的物理地址和长度填入该描述符并设置控制位如L最后、TCCRC由硬件添加等然后清除R位表示描述符已交给FEC。驱动启动FEC的发送引擎如果未运行。FEC通过DMA从描述符指向的缓冲区中读取数据通过MII发送给PHY。发送完成后或遇到冲突重传后最终完成FEC更新描述符状态设置R1并可能产生发送中断。驱动的发送中断处理程序或轮询程序遍历发送描述符环找到所有R1的描述符释放其关联的数据缓冲区内存并将这些描述符状态重置为空闲R0供下次发送使用。关键点驱动必须严格维护描述符环的“所有权”。CPU“拥有”R0的描述符可填充数据FEC“拥有”R1的描述符正在或已完成DMA。任何越界操作都会导致DMA错误或数据丢失。4. 常见问题、调试技巧与性能优化实录在实际开发和调试MPC860T系统的过程中会遇到各种各样的问题。以下是一些典型场景和解决思路。4.1 系统启动失败与内存初始化问题现象系统上电后无任何输出或输出乱码后停止。排查步骤检查电源和时钟首先用示波器确认核心电压如2.5V或3.3V、I/O电压、复位信号和主时钟输入是否正常、稳定。检查Boot Flash连接确认CS0#、OE#、WE#等控制信号线连接正确地址线A0-Axx与Flash芯片对应。一个常见错误是地址线对齐问题如果使用8位Flash数据线连接D[24:31]那么CPU访问的地址需要左移即地址线A[0]连接Flash的A[0]但CPU的A[0]实际对应字节选择访问16位数据时A[0]无效。必须根据内存控制器的配置端口大小来正确连接。验证内存控制器配置这是最难也是最关键的一步。仔细核对SDRAM的时序参数RAS-to-CAS Delay (TRCD)CAS Latency (TCL)Row Precharge Time (TRP)Refresh Period等。这些参数必须严格按照SDRAM芯片的数据手册来设置内存控制器的相关寄存器如ORx中的TRLX,SCY,RST等字段。一个微小的时序错误就可能导致内存访问不稳定。使用仿真器或BDM调试器如果有硬件调试工具可以在汇编初始化代码中设置断点单步执行查看寄存器的值特别是内存控制器寄存器和尝试读写内存后的数据这是定位启动问题最直接的手段。4.2 以太网FEC无法通信或性能低下问题现象络接口无法link up或link up后无法ping通或吞吐量远低于理论值。排查步骤检查PHY连接与配置首先确认MDIO/MDC线上有正确的读写波形驱动是否成功读取了PHY的ID。检查PHY的自动协商是否完成连接速度和双工模式是否正确。强制设置速度和双工模式有时能解决兼容性问题。检查描述符环这是驱动问题的重灾区。确认描述符环的物理地址是否正确配置到了FEC的RDAR接收描述符活动寄存器和TDAR发送描述符活动寄存器。确认描述符和缓冲区都在非缓存Cache-inhibited的内存区域或者在使用前正确执行了缓存刷新flush操作。因为DMA操作直接访问物理内存如果数据被CPU缓存了DMA读到/写到的可能是过时的数据。检查中断确认FEC的中断线已正确连接到MPC860T的中断控制器并且驱动成功注册了中断处理程序。在中断处理程序中必须读取并清除FEC的中断事件寄存器EIR否则中断会持续触发。性能优化增大描述符环和缓冲区如前所述更大的接收环可以减少丢包。使用中断合并不要每收一个包就产生一次中断。配置FEC的R_DES_ACTIVE或RFCR寄存器使用接收警报Receive Alarm或接收暂停Receive Pause功能在收到一定数量的帧或描述符环快满时才触发中断可以大幅降低中断频率。优化内存访问确保用于DMA缓冲区的内存位于访问速度快的区域如SDRAM的活跃页。如果使用SCC进行高速通信确保其对应的SDMA缓冲区也在性能优化的区域。关闭调试输出在最终性能测试时关闭串口调试信息的输出这些I/O操作会占用大量CPU时间。4.3 CPM串口SCC/UART通信异常问题现象串口无输出输出乱码或丢失数据。排查步骤确认引脚复用MPC860T的引脚功能高度复用。必须检查PAPAR,PADIR,PAODR等并行I/O寄存器确保用于TXD和RXD的引脚已被正确配置为SCC功能而不是普通的GPIO。检查波特率时钟SCC的时钟来自波特率发生器BRG。计算BRG的分频值BRG (时钟频率 / (16 * 波特率)) - 1。确保输入给BRG的时钟源通常是BRGCLK频率正确。一个计算错误就会导致波特率偏差。检查SDMA和缓冲区描述符与FEC类似SCC也使用SDMA和缓冲区描述符位于CPM的双端口RAM中。确保SDMA通道已正确分配给该SCC并且描述符的E空、W回绕、L最后等状态位设置正确。接收时驱动需要及时将已处理数据的描述符状态重置为E1并更新RxBD指针否则接收很快就会停止。流控如果通信对方发送速度过快而本方处理不及时会导致数据丢失。如果硬件流控RTS/CTS已连接需在SCC参数RAM中启用流控。否则需要考虑使用软件流控XON/XOFF或增大接收缓冲区。4.4 QMC微码使用中的陷阱问题现象加载QMC微码后多路信道无法正常工作或只有部分信道正常。排查步骤微码加载与使能QMC微码是一段需要加载到CPM双端口RAM特定位置的二进制代码。必须确保加载的地址绝对正确并且在初始化SCC参数RAM时正确设置了RFCR,TFCR中的MODE字段为QMC模式并关联了正确的QMC参数表。时隙映射QMC的核心是将TDM总线上的各个时隙映射到逻辑信道。在QMC参数表中TX_SLOT,RX_SLOT等映射关系必须与硬件连接TDM成帧器的时隙分配完全一致。一个时隙映射错误就会导致该信道收发错位。中断处理在QMC模式下中断可能以“每帧”或“每缓冲区”为单位产生。中断服务程序需要遍历所有激活的信道通过检查各信道的缓冲区描述符状态而不是像普通SCC那样只处理一个全局事件。中断处理逻辑更为复杂。内存分配64个信道意味着至少需要64套发送和接收缓冲区描述符以及大量的数据缓冲区。需要精心规划CPM双端口RAM只有5KB和系统主内存的使用。通常描述符表放在双端口RAM中以供CPM快速访问而大数据缓冲区则放在主内存中。回顾MPC860T的设计其精髓在于“分工协作”与“资源解耦”。通用CPU、专用CPM、独立FEC各司其职通过高效的DMA和描述符机制耦合在有限的频率和工艺下实现了令人印象深刻的通信处理能力。在调试这种复杂系统时一定要有分层、分模块的思维。从电源时钟到存储子系统再到具体的外设模块逐层确认。善用硬件调试工具观察信号用软件方法如寄存器打印、LED闪烁定位问题阶段。对于网络性能问题描述符和中断策略永远是调优的重点。虽然MPC860T已不是当今的主流选择但掌握其设计思想和调试方法对于理解任何复杂的嵌入式SoC都有着持久的价值。