PCIe 6.0 ：从 CXL 内存一致性到 FLIT 架构的底层逻辑解析

CXL一、物理层复用：仍是 PCIe 的“身体”CXL 直接沿用 PCIe 5.0/6.0 的物理层（Electrical、LTSSM、有序集、链路训练）和数据链路层（ACK/NAK、LCRC、重传）。这对硬件设计者意味着：SerDes、PMA、PCS 几乎不用改，直接复用已有的 PCIe PHY。链路层的事务包封装依然是 TLP（Transaction Layer Packet）格式，只是新增了 CXL 专用的 TLP 类型编码。所以，你的代码顶层会看到一个标准的 PCIe 链路层接口，接收和发送的仍然是带 LCRC 的 TLP 包。CXL 的革命发生在这一层之上。二、事务层的“三头六臂”：多协议复用与仲裁在 PCIe 原有的 TL（事务层）模块之上，CXL 插入了一个协议复用层（CXL ARB/MUX），它根据 TLP 头部的 CXL 特定字段（或通过 PCIe 的 Vendor-Defined Message 来协商），将流量分发到三个平行的逻辑子层：text┌──────────────┐ │ CXL.io │ → 传统 PCIe 事务层（配置、DMA...）